数字逻辑第四章

第四章同步时序电路的分析与设计

SequentialLogicCircuitAnalysis4.1时序电路概述SequentialLogicCircuitsummarize4.2双稳态触发器—记忆元件4.3时序电路的描述方法4.4同步时序逻辑电路的分析4.5同步时序逻辑电路的设计4.6常用的同步时序逻辑电路数字逻辑华南理工大学出版社4.1时序电路概述数字逻辑电路可分为两大类：组合逻辑电路时序逻辑电路组合电路的输出仅由当前输入决定。时序电路是指它的输出不仅取决于当前输入，而且也取决于过去的输入序列，即过去输入序列不同，则在同一当前输入的情况下，输出也可能不同。数字逻辑华南理工大学出版社时序电路的一般形式Structure组合电路存储电路•••x1xnz1zm•••••••••y1yl••••••Y1Yr时序电路输出输出存储电路输入内部输出激励（控制）时序电路输入输入存储电路输出内部输入状态数字逻辑华南理工大学出版社时序电路的分类1、按照引起状态发生变化的原因可分为：同步时序电路：其状态的改变受同一个时钟脉冲控制，与时钟脉冲同步，即电路在统一时钟控制下，同步改变状态。异步时序电路：无统一的时钟脉冲使整个系统的工作同步，输入直接引起状态改变。数字逻辑华南理工大学出版社3、按输出特性可分为：Mealy型和Moore型。2、按输入信号的特性可分为：脉冲输入：在两个时钟脉冲之间信号完成0→1→0(或1→0→1)两次变化后对电路的影响；电平输入：信号完成0→1(或1→0)一次变化对电路的影响。数字逻辑华南理工大学出版社4.2双稳态触发器—记忆元件双稳触发器是构成记忆存贮电路的重要元器件，具有两个稳定的物理状态，一个触发器只能记忆一位二进制数。双稳态元件的特点是：⑴有两个互补的输出端Q和⑵有两个稳定状态，分别表示存储数码0或1。(3)在一定的触发信号作用下，它可从一个稳态翻转到另一个稳态。每个双稳态元件有两个互反的输出端Q和，分别被称为：1态(Q=1，=0)0态(Q=0，=1)触发器或锁存器翻转前的状态称为现态Qn(Q)，翻转后的状态称为次态Qn+1。数字逻辑华南理工大学出版社触发器逻辑符号

触发器的次态方程，也称状态方程:

具体的触发器都有自己特定的状态方程，叫特征方程。

触发器按逻辑功能分类为：

RS触发器、D触发器、JK触发器和T触发器等。

数字逻辑华南理工大学出版社SETCLRSETSETCLRCLR4.2.1基本RS触发器逻辑图数字逻辑华南理工大学出版社4.2.1基本RS触发器特征方程与非门构成:或非门构成:波形图数字逻辑华南理工大学出版社基本SR触发器由两个与非门输出交叉反馈而组成

钟控RS触发器数字逻辑华南理工大学出版社SR触发器功能表输入输出Qn+1SRQQ00QnQn保持0101置01010置11111不稳定窄脉冲产生器4.2.2钟控D触发器钟控D触发器逻辑图、次状态真值表、状态图数字逻辑华南理工大学出版社4.2.2钟控D触发器D触发器逻辑符号与激励表数字逻辑华南理工大学出版社3.2.2D触发器D触发器以SR触发器为基础区别在于：增加了一个非门,变为单输入端D4.2.3主从JK触发器

JK触发器的工作分两步完成：⑴在CP=1时，主触发器接收输入信号，而从触发器状态不变。⑵在时钟CP的下降沿，将主触发器的状态传送给从触发器，使得并在CP=0期间保持不变，此时，主触发器不接收数据。

JK触发器特征方程:

数字逻辑华南理工大学出版社

数字逻辑华南理工大学出版社4.2.4T触发器T触发器逻辑符号与功能表数字逻辑华南理工大学出版社4.2.4T触发器T触发器的实现由JK触发器构成T触发器的特征方程：

由D触发器构成T触发器的特征方程：

Qn+1=D=Qn⊕T数字逻辑华南理工大学出版社

4.6常用的时序逻辑电路常用的同步时序电路有：寄存器、计数器、节拍信号发生器和序列信号发生器等

数字系统的重要组成部分：寄存器和计数器

4.6.1锁存器、寄存器和移位寄存器1、锁存器

锁存器作用：锁存数据。集成74LS373锁存器

2、寄存器Registers

用于暂时存放二进制代码的逻辑器件称为寄存器。寄存器按功能分为并行寄存器、串行寄存器及串并行寄存器。并行寄存器没有移位功能，通常简称为寄存器Registers；串行及串并行寄存器具有移位功能，通常称为移位寄存器ShiftRegisters。基本寄存器一般具有以下四种功能：

⑴清除数码

⑵接收数码

⑶寄存数码

⑷输出数码

74LS374寄存器

3、移位寄存器

移位寄存器是指具有移位功能的寄存器

按逻辑功能分四大类：串行输入串行输出；串行输入并行输出并行输入串行输出；并行输入并行输出按移位方式分类：单向移位、双向移位、循环移位及扭环移位等

设在CP的4个周期内串行输入端输入的代码为1010，寄存器的初始状态为Q0Q1Q2Q3=0000，那么在移位时钟信号CP的作用下，在以后4个周期内存储器的状态如表4-11所示。

设在CP的4个周期内串行输入端输入的代码为1010，寄存器的初始状态为Q0Q1Q2Q3=0000，那么在移位时钟信号CP的作用下，在以后4个周期内存储器的状态如表4-11所示。

串入并出移位寄存器思考：有无其他接线方法可输入1010010114001003000112000001000000Q3Q2Q1Q0串行输入DCP的顺序4、集成4位双向移位寄存器74LS194A

74LS194是集成的4位双向移位寄存器。具有左移、右移、并行置数、保持、清“0”等多种功能。

S0S1工作状态0××置零100保持101左移110右移111并行输入

74LS194的功能表

由两片74LS194连接成的8位双向移位寄存器

把多个74LS194连接在一起，还可以实现多位（超过4位）双向移位寄存器

用两片74LS194接成8位双向移位寄存器

双向移位寄存器

双向移位寄存器基本电路如图4-48所示。它是由四位D触发器，四个与或非门和两条左移、右移控制线所构成。

双向移位寄存器逻辑电路图

1、右移动条件：

2、左移动条件：

右移控制线为高电平时，左移控制线为低电平

左移控制线为高电平时，右移控制线为低电平

4.6.2计数器Counters及其应用计数器的状态个数称为计数器的模。如图所示的为模m的计数器。S4S5SmS3S2S1计数器状态图的一般结构计数器的分类：①按功能：加法计数器，减法计数器，可逆计数器②按进位方式：串行计数器（异步计数器）Ripplecounters并行计数器（同步计数器）Synchronouscounters③按进位基数：二进制计数器Binary-counters十进制计数器decimal-counters任意进制计数器n个触发器可以构成模m的计数器，其中：m≤2n。同步计数器同步计数器电路中，所有触发器的时钟都与同一个时钟脉冲源连在一起，每个触发器的状态变化都与时钟脉冲同步，又称并行寄存器可以由计数方式的触发器构成或者移位寄存器构成。用计数方式构成的同步二进制计数器：可用JK触发器构成。JK触发器的J、K端都加上高电平，它就按交替方式或计数方式工作。计数器的摸是M=23=81、同步二进制计数器

按二进制数运算规律进行计数的电路称为二进制计数器。

（1）分析下图0010008(0)1111117……………………………………0011004111011300101020110011001000初始化J2=k2J1=K1J0=K0FF2(Q2)FF1(Q1)FF0(Q0)各触发器控制端状态计数器状态计数从下图中我们可以看出计数器还有分频功能1、同步二进制计数器

（2）根据分析，写出输出方程和各触发器的激励方程：

输出方程：激励方程：（3）根据触发器特征方程、激励方程和输出方程，可求得次状态方程：

次态方程：做状态转移表的方法：先规定一个现态（PS）值，然后做出次态（NS）值。次态当作现态，依次做，直到计数器状态循环为止。思考题：利用JK或T触发器，用计数方式构成M=16的同步二进制计数器集成二进制计数器74161

1.具有计数、保持、预置、清“0”等多种功能

2.CP为计数脉冲输入端，上升沿有效。C为进位输出

为异步清“0”端，低电平有效，只要=0时，便有Q3Q2Q1Q0=0000，与CP无关。4.为预置数控制端，当=1，=0时，在CP上升沿到来时，将预置输入端数据D0～D3送到计数器内，使Q3Q2Q1Q0=D3D2D1D0。

5.EP、ET为计数器工作状态控制端。当==EP=ET=1时，电路工作在计数状态；当==1，而EP、ET中有一个为0时，计数器处于保持状态。EP与ET的主要区别在于ET影响进位输出C，而EP不影响C。

CPEPET工作状态╳0╳╳╳复位（置零）↑10╳╳预置数╳1101保持╳11╳0保持（C=0）↑1111计数2、同步十进制计数器二进制计数器结构简单，但是读数不太习惯，所以在很多场合需要采用十进制计数器，以便于译码显示输出。用4位二进制数代表十进制的每一位数，所以也称为二—十进制计数器。

①同步十进制加法计数器

根据分析，写出各触发器的激励方程和输出方程：

激励方程：

输出方程：

根据JK触发器的特征方程和激励方程，可得电路的状态方程：

Q3Q2Q1Q0计数000000001100102001130100401015011060111710008100191（0）0（0）1（0）0（0）0②同步十进制减法计数器

同步十进制减法计数器的原理与加法计数器相似，如图4-56（a）所示为同步十进制减法计数器的逻辑图。

激励方程：输出方程：

状态方程：同步十进制减法计数器（续上）由激励方程、输出方程和状态方程，写出电路的状态转移表，如表4-16所示。画出电路的状态转换图，如图4-56(b)所示。将加法计数器和减法计数器的控制电路合并在一起，再加入加、减法选择控制电路，就可以构成加/减法计数器。

中规模集成加减法计数器74LS190、74LS191、74LS1922.用移位寄存器构成同步二进制计数器计数器也可以由n状态移位寄存器构成为不断在这n个状态中循环，移位寄存器电路中需要加入反馈

反馈可采用两种方法：环形计数器（Qn反馈）扭环计数器（Qn反馈）PS:移位寄存器构成的同步计数器，由于每个计数状态中只有一个触发器发生反转，译码波形非常好，不带毛刺。环行计数器和扭环计数器不能自动启动，原始状态需要另行设置异步计数器异步计数器（又称串行计数器）：各触发器的时钟不是来自同一个时钟源。状态变化时，有的触发器与时钟同步，有的则滞后一些时间。异步计数器按串行方式工作，触发器的状态变化有点象多米诺骨牌异步计数器和同步计数器的区别是什么？异步二进制计数器的模M=2K异步计数器的翻转时间：tp现有一个由n个触发器组成的异步二进制触发器，则要求输入的CLK的最大时钟频率为：异步十进制计数器４位异步二进制计数器可以构成BCD码十进制异步计数器[方法：]（数到10自动归零）４位异步二进制计数器数到1010（第10个脉冲）时候，通过与非门检测译码，其输出信号使４个触发器清０，即变成BCD码0000，实现归零,重新开始计数。4.3时序电路的描述方法1、描述时序逻辑电路的三个重要的方程:输出Z=F

(输入x，现态Q)激励Y=G

(输入x，现态Q)次态Qn+1=H(激励Y，现态Q)数字逻辑华南理工大学出版社2、用具体式表达出三个方程式如下：输出方程（输出函数）

激励方程（激励函数）

次状态方程

4.3.2触发器的激励表、状态表和状态图现态次态输入

现态次态输入QnQn+1DQnQn+1JK000000╳011011╳10010╳111111╳0表4-3D触发器的激励表表4-4JK触发器的激励表

两种触发器的状态图

两种触发器的状态表

数字逻辑华南理工大学出版社4.3.3时序波形图描述时序逻辑电路的输入、输出及状态之间的转换关系可以形象地用时序波形图（简称时序图）的形式来描述。时序图，就是输入、输出和状态按时间顺序变化的波形图。直观地描述时序电路的时钟信号、输入信号、输出信号及电路的状态转移等在时间上的对应关系。

时序图形式

数字逻辑华南理工大学出版社4.3.4一般同步时序电路的状态表与状态图同步时序逻辑电路按输入与输出的关系可分为:1.米里型电路（Mealy）在同步时序电路中，输出是输入变量和状态变量的函数，即输出（Z）不仅与该时刻的输入有关，而且与电路的现态有关，具有这种特点的同步时序逻辑电路称为米里型时序逻辑电路。

米里型时序电路

数字逻辑华南理工大学出版社2.摩尔型电路(Moore)摩尔型电路只不过是米里型电路的一种特例。在同步时序电路中，输出（Z）只是状态变量的函数，而和当时的外部输入无直接关系，或根本没有Z输出。具有这样特点的同步时序逻辑电路称为摩尔型时序逻辑电路。

摩尔型时序电路

数字逻辑华南理工大学出版社4、状态表State-table无外部输出的状态表yn+1(次态)Mealy型状态表yn+1/z(次态/输出)yn+1(次态)Moore型状态表01Y0y1y3y1y2y0y2y3y1y3y0y2xy01Y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/0xy01zY0y1y30y1y2y00y2y3y10y3y0y21xy数字逻辑华南理工大学出版社5、状态图State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1(a)Mealy型状态图Mealy型电路的读表（或图）的次序是：现态y→输入x→输出z→次态yn+1数字逻辑华南理工大学出版社5、状态图State-diagramsy0/0x(b)Moore型状态图y1/0y2/0y3/1xxxxxxxMoore型电路的读表（或图）的次序是：现态y→输出z→输入x→次态yn+1数字逻辑华南理工大学出版社4.4同步时序电路的分析方法

ClockedSynchronousCircuitAnalysisMethods时序电路的分析是根据逻辑电路图得到反映时序电路工作特性的状态表及状态图。因此，分析工作从组合逻辑的分析着手，一般步骤如下：（1）列出激励函数及输出函数表达式：激励函数=G(输入，现态)Mealy型输出=F(输入，现态)Moore型输出=F(现态)（2）根据触发器的次态方程得到各个状态的次态方程：次态=Q(输入，现态)（3）根据状态变量的次态方程填写二进制状态表。数字逻辑华南理工大学出版社同步时序电路的分析方法(续)（4）根据输出表达式填写输出值到二进制状态表，从而得到二进制状态输出表。（5）每一个状态分配一个字母状态名，从而得到状态输出表。（6）根据状态输出表，画出状态图。（7）电路特性描述，确定电路的逻辑功能。

同步时序逻辑电路的分析过程

数字逻辑华南理工大学出版社4.4.2分析举例

解：根据对电路的观察和电路组成的分析，该电路是米里型电路。⑴由给定电路图写出电路的激励方程：

⑵由给定的电路图写出输出出方程：

⑶由给定的电路与D触发器的特征征方程，得到电路的次态方程：

数字逻辑华南理工大学出版社分析举例（续上）

⑷根据上面三个方程式，可建立状态转移表，如表4-5所示。数字逻辑华南理工大学出版社现态（PS）次态（NS）000010001100010110011001100111101000110010111100分析举例（续上）

⑸说明时序电路的逻辑功能。

当输A=0时，电路是一个加法计数器，当A=1时，电路是一个减法计数器

设状态：

数字逻辑华南理工大学出版社分析举例2

数字逻辑华南理工大学出版社Z分析举例2（续）

解：根据对电路的观察和电路组成的分析，该电路是摩尔型电路。⑴由给定电路图写出电路的激励方程：

⑵由给定的电路图写出输出出方程：

⑶由给定的电路与D触发器的特征征方程，得到电路的次态方程：

数字逻辑华南理工大学出版社分析举例2（续）

1111100000↑↑↓1010110011↑↓11100100011↑↑↑↑000111101↑↓00111001101↑↑↓0011010101↑↓10101000101↑↑↑↓001011001↑↓01110001001↑↑↓1010010001↑↓1110000000CP0CP1CP2CP3Z时钟信号次态（NS）现态（PS）数字逻辑华南理工大学出版社⑷根据上面三个方程式，可建立状态转移表，如表4-5所示。分析举例（续上）

⑸说明时序电路的逻辑功能。

数字逻辑华南理工大学出版社0000/10001/10010/10011/10100/10101/10110/10111/11000/11001/1电路是一个模10的加法计数器

分析举例3数字逻辑华南理工大学出版社4.5同步时序电路的设计

Synchronous–circuitDesign设计时序逻辑电路，就是要求设计者从文字描述的逻辑功能出发，求得一个能实现该逻辑功能的逻辑电路，并最终画出最简单的时序逻辑电路图。

同步时序逻辑电路的设计步骤如下：⑴逻辑抽象，按设计要求建立原始状态转移表或状态转移图。⑵化简状态。⑶分配状态与状态编码。⑷选择触发器类型，并求出电路的激励方程、输出方程和次态方程。⑸根据三个方程，画出时序逻辑电路图。数字逻辑华南理工大学出版社时序逻辑电路分析与设计比较同步时序电路分析与设计的比较：逻辑电路图逻辑表达式二进制状态表状态图状态表功能特性描述分析过程设计过程1、建立原始状态图和状态表2、状态化简求得最简状态表3、状态分配求得二进制状态表4、选择触发器，确定激励函数和输出函数5、画出逻辑电路图数字逻辑华南理工大学出版社4.5.2建立原始状态图(表)

SequencerecognizerStateDiagram(Table)建立原始状态表的关键是确定以下三个问题：

1、所描述的电路应包括多少状态？2、状态之间的转换关系如何？3、输出情况如何？设计要求：确保逻辑功能的正确性设计方法：直接构图（表）法

把用文字或用波形图表达的设计要求转变成状态转移表或状态图，这是设计中重要的一步，也是最关键的一步。

数字逻辑华南理工大学出版社建立原始状态表（图）举例

【例4】设计一个五状态加1、加2计数器。

分析：该电路具有五个状态0、1、2、3、4，有一个电平输入X，当X=0时，电路在时钟脉冲CP的作用下，按顺序转换（由CP实现每次+1）。当X=1时，电路按上述顺序走两步（由CP实现每次+2）。

确定状态表的过程：很明显，本电路应包含5个状态，故画5个圆圈，顺序标上0、1、2、3、4。按照问题的要求加上状态转换箭头，箭头上标注的是X的输入状态，如图4-23（a）所示。其次作状态表，如图4-23（b）所示。该电路是摩尔型电路（没有外输出）。

数字逻辑华南理工大学出版社续上

【例5】设计一个3位二进制可逆计数器。

它有一个控制输入X，当X=0时，计数器正向计数；当X=1时，计数器逆向计数。该电路有23个状态，分别用A、B、…、H来表示。当正向计数时，计数器的状态按顺序变化，在CP的作用下，当由H变成A时产生一个“1”输出，即Z=1。逆向计数时，其状态按顺序变化，当电路由A变成H时产生一个“1”输出，即Z=1。图4-24是它的原始状态表和原始状态图。

数字逻辑华南理工大学出版社4.5.3状态化简SimplificationtheStates完全给定同步时序电路状态表的化简StateReducantinCompletelySpecifiedCircuits1、等效的概念⑴状态等效(StateEquivalence)设：S1和S2是完全给定时序电路M1和M2(M1和M2可以是同一个电路)的两个状态，作为初态同时加入任意输入序列，所产生的输出序列完全一致，则状态S1和S2是等效(或等价)的，称S1和S2是等效对，记为(S1，S2)。等效状态可以合并为一个状态。即：(S1，S2)→S数字逻辑华南理工大学出版社⑵等效的传递性Transitivity如果有状态S1和S2等效，状态S2和S3等效，则状态S1和S3也等效，记为：(S1，S2)，(S2，S3)→(S1，S3)⑶等效类EquivalencePartition所含状态都可以相互构成等效对的等效状态的集合，称为等效类。即：(S1，S2，S3)→(S1，S2)(S2，S3)(S1，S3)(S1，S2)(S2，S3)(S1，S3)→(S1，S2，S3)⑷最大等效类在一个原始状态表中，不能被其他等效类所包含的等效类称为最大等效类。数字逻辑华南理工大学出版社等效对的判断标准条件1：它们的输出完全相同identicaloutputs。条件2：它们的次态满足下列条件之一：①次态相同②次态交错③次态循环

④后续状态等效⑤次态维持

数字逻辑华南理工大学出版社等效关系判断条件的说明①次态相同②次态交错1/00/0S1S2S3S41/00/0S1,S2S30/01/0S40/01/11/10/01/1S1S2S3S1,S2S30/0数字逻辑华南理工大学出版社③次态循环0/01/10/11/10/01/00/00/01/11/11/00/10/1S1S2S3S4S5S5,S6S3,S4S60/00/01/11/11/0S1,S2图中次态的等效依赖关系(S1,S2)(S5,S6)(S3,S4)数字逻辑华南理工大学出版社0/01/11/10/01/1④次态维持S1S2S3S1,S2S30/0⑤后继状态等效0/00/01/11/11/01/00/10/10/00/01/11/10/10/01/11/00/1S1S2S3S4S5S1S2S51/0S3,S4S1,S2S3,S4S5数字逻辑华南理工大学出版社2、利用隐含表进行状态化简⑴画隐含表(缺头少尾表)⑵进行顺序比较⑶关联比较⑷列出最大等效类⑸最小化状态表数字逻辑华南理工大学出版社用隐含表化简举例

【例9】用隐含表化简图4-28（a）中的原始状态表。数字逻辑华南理工大学出版社用隐含表化简举例(续上)

【例10】化简图4-29（a）所示的原始状态表。数字逻辑华南理工大学出版社

4.5.4状态分配StateAssignment状态分配就是给最小化状态表中的每个字母状态指定一个二进制代码来表示，又称为状态编码。状态分配将影响到所设计的同步时序电路的复杂程度和使用器件的多少。

⒈状态个数和触发器个数的关系设状态个数为n，触发器个数为K，则n、K之间应满足下列关系2K≥n＞2K-1或K=[㏒2n]式中：[㏒2n]为不小于㏒2n的最小整数。

状态编码的一般问题对状态表中的状态进行编码，需解决两个问题：一是根据所要求的状态数，确定触发器的个数；二是指定每个状态的二进制代码，使所设计的电路为最简单。状态编码的一般方法一对一法:一个状态用一个触发器来实现，虽然触发器数目较多，但编码方法非常简单。计数器法:假设状态数为N，用“计数器法”来实现时，需要K个触发器，则应满足2K≥N的关系。此时需要对状态表中的各状态给予不同的编码触发器类型的选择

及激励函数和输出函数的确定触发器类型的选择:

触发器类型的不同将决定电路中激励函数的繁简。因此，选择触发器类型的重要条件就是能使函数最简。在大多数情况下，最常选用的是D触发器，其次是选用JK触发器和T触发器。在非计数型的时序电路中，有时可选用SR触发器。在PLD器件中只包含D触发器。激励函数和输出函数的确定选触发器类型最简状态表原始状态图、状态表状态化简状态分配二进制状态表(选触发器激励表)激励函数表达式输出函数表达式计数器法实现状态编码举例

【例12】用“计数器法”实现图4-33（a）所示最简状态表的状态编码，并用D触发器作存贮元件，完成给定的同步时序电路的设计。①状态编码

图4-33（a）是一个最简的状态表，并且有A、B、C、D四个状态，由于22=4，根据计数器法编码原则，所以用2个D触发器即可。两个D触发器有四种不同状态组合，一般地用00代表A状态，01代表B状态，11代表C状态，10代表D状态。将上述代码代入图4-33（a）中，得到图4-33（c）的二进制状态表。从图4-33（c）的二进制状态表可得到时序电路的现态、输入与次态、输出之间的关系。②作出激励方程和输出方程的卡诺图计数器法实现状态编码举例（续上）

③化简求得激励方程、输出方程和状态方程根据D触发器的特征征方程可得：④画逻辑电路图一对一法实现状态编码举例【例13】根据图4-36时序机的状态图及其MDS状态表，采用“一对一法”实现该时序机。解：所谓“一对一法”，就是在状态编码是采用每一个状态使用一个触发器。图4-36中的状态有4个，所以使用4个触发器，设为QA，QB，QC，QD，而4个状态的编码表如表4-8所示。表4-8一对一法状态编码表状态触发器QAQBQCQDS01000S10100S20010S30001根据“一对一法”状态编码方式，可将图4-36中的MDS状态表转换成有表4-9的形式。每个状态的状态方程:

NS是箭头的目的状态（次态），PS是箭头的根状态（现态），C是转换条件

例如：S0=S0（X1⊙X2）+S1X1+S2X1X2+S3X2一对一法实现状态编码举例（续上）

根据公式与状态和触发器是一对一的，得到有激励方程如下：4.5.5同步时序逻辑电路设计举例

【例12】设计一个自动销售饮料机的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角钱后机器自动给出一杯饮料；投入两元（两个一元硬币）硬币后，在给出一杯饮料的同时自动找回一枚五角硬币。

①首先进行逻辑抽象将“投一元硬币”事件称为A，投入一元硬币时A=1，未投入时A=0；将“投五角硬币”事件称为B，投入五角硬币时B=1，未投入时B=0；将“给出饮料”事件称为Y，给出饮料时Y=1，不给时Y=0；将“找钱”事件称为Z，有找钱时Z=1，没有找钱时Z=0。②分析电路状态

现考虑每次投币动作都会引起状态的变化。投币口每次只能投入一枚硬币，而且投币后的总钱数不会超过两元。

设电路在没有投币的情况下为初始状态，称为S0，投入五角硬币后的状态为S1，投入一元硬币或两个五角硬币的状态为S2。再投入一枚五角硬币后电路的状态回到S0，但有一杯饮料给出，没有找钱，即Y=1、Z=0；如果刚才是投入一元硬币，电路的状态回到S0，有一杯饮料给出，而且有找钱，即Y=1、Z=1。在S1状态下，投入一枚五角硬币后，电路状态变为S2，此时没有给出饮料，也没有找钱，即Y=0、Z=0；如果是投入一枚一元硬币或两枚五角硬币后，电路状态回到S0，有一杯饮料给出，没有钱找，即Y=1、Z=0同步时序逻辑电路设计举例（续上）

③根据上面的分析，画出电路的状态表和状态图因为只有一个投币口，并且每次只能投入一枚硬币，所以不考虑AB=11的情况，与之相对应的项作为约束项。

同步时序逻辑电路设计举例（续上）

④取两个触发器，即n=2，因为21<M=3<22，用触发器状态Q1Q0的00、01、10表示状态S0、S1、S2。画出电路的次态/输出二进制状态表，如表4-10所示。在电路正常时没有Q1Q0=11这个状态，所示与之对应的最小项作为约束项。将4-10表进行卡诺图分解简化，得到如图4-38所示的四个卡诺图。

同步时序逻辑电路设计举例（续上）

根据图4-38分解卡诺图简化的结果，写出电路的状态方程和输出方程：

电路的状态方程：输出方程为：

选用D触发器来组成电路，D触发器的特征方程是：Qn+1=D，则得到电路的激励方程：

激励方程：

同步时序逻辑电路设计举例（续上）

根据上面三组方程及前面所学的逻辑电路知识，画出时序电路的逻辑电路图：

4.6常用的时序逻辑电路常用的同步时序电路有：寄存器、计数器、节拍信号发生器和序列信号发生器等

数字系统的重要组成部分：寄存器和计数器

4.6.1锁存器、寄存器和移位寄存器1、锁存器

锁存器作用：锁存数据。集成74LS373锁存器

2、寄存器Registers

用于暂时存放二进制代码的逻辑器件称为寄存器。寄存器按功能分为并行寄存器、串行寄存器及串并行寄存器。并行寄存器没有移位功能，通常简称为寄存器Registers；串行及串并行寄存器具有移位功能，通常称为移位寄存器ShiftRegisters。基本寄存器一般具有以下四种功能：

⑴清除数码

⑵接收数码

⑶寄存数码

⑷输出数码

74LS374寄存器

3、移位寄存器

移位寄存器是指具有移位功能的寄存器

按逻辑功能分四大类：串行输入串行输出；串行输入并行输出并行输入串行输出；并行输入并行输出按移位方式分类：单向移位、双向移位、循环移位及扭环移位等

设在CP的4个周期内串行输入端输入的代码为1010，寄存器的初始状态为Q0Q1Q2Q3=0000，那么在移位时钟信号CP的作用下，在以后4个周期内存储器的状态如表4-11所示。

设在CP的4个周期内串行输入端输入的代码为1010，寄存器的初始状态为Q0Q1Q2Q3=0000，那么在移位时钟信号CP的作用下，在以后4个周期内存储器的状态如表4-11所示。

串入并出移位寄存器思考：有无其他接线方法可输入1010010114001003000112000001000000Q3Q2Q1Q0串行输入DCP的顺序4、集成4位双向移位寄存器74LS194A

74LS194是集成的4位双向移位寄存器。具有左移、右移、并行置数、保持、清“0”等多种功能。

S0S1工作状态0××置零100保持101左移110右移111并行输入

74LS194的功能表

由两片74LS194连接成的8位双向移位寄存器

把多个74LS194连接在一起，还可以实现多位（超过4位）双向移位寄存器

用两片74LS194接成8位双向移位寄存器

双向移位寄存器

双向移位寄存器基本电路如图4-48所示。它是由四位D触发器，四个与或非门和两条左移、右移控制线所构成。

双向移位寄存器逻辑电路图

1、右移动条件：

2、左移动条件：

右移控制线为高电平时，左移控制线为低电平

左移控制线为高电平时，右移控制线为低电平

4.6.2计数器Counters及其应用计数器的状态个数称为计数器的模。如图所示的为模m的计数器。S4S5SmS3S2S1计数器状态图的一般结构计数器的分类：①按功能：加法计数器，减法计数器，可逆计数器②按进位方式：串行计数器（异步计数器）Ripplecounters并行计数器（同步计数器）Synchronouscounters③按进位基数：二进制计数器Binary-counters十进制计数器decimal-counters任意进制计数器n个触发器可以构成模m的计数器，其中：m≤2n。同步计数器同步计数器电路中，所有触发器的时钟都与同一个时钟脉冲源连在一起，每个触发器的状态变化都与时钟脉冲同步，又称并行寄存器可以由计数方式的触发器构成或者移位寄存器构成。用计数方式构成的同步二进制计数器：可用JK触发器构成。JK触发器的J、K端都加上高电平，它就按交替方式或计数方式工作。计数器的摸是M=23=81、同步二进制计数器

按二进制数运算规律进行计数的电路称为二进制计数器。

（1）分析下图从下图中我们可以看出计数器还有分频功能1、同步二进制计数器

（2）根据分析，写出输出方程和各触发器的激励方程：

输出方程：激励方程：（3）根据触发器特征方程、激励方程和输出方程，可求得次状态方程：

次态方程：做状态转移表的方法：先规定一个现态（PS）值，然后做出次态（NS）值。次态当作现态，依次做，直到计数器状态循环为止。思考题：利用JK或T触发器，用计数方式构成M=16的同步二进制计数器集成二进制计数器74161

1.具有计数、保持、预置、清“0”等多种功能

2.CP为计数脉冲输入端，上升沿有效。C为进位输出

为异步清“0”端，低电平有效，只要=0时，便有Q3Q2Q1Q0=0000，与CP无关。4.为预置数控制端，当=1，=0时，在CP上升沿到来时，将预置输入端数据D0～D3送到计数器内，使Q3Q2Q1Q0=D3D2D1D0。

5.EP、ET为计数器工作状态控制端。当==EP=ET=1时，电路工作在计数状态；当==1，而EP、ET中有一个为0时，计数器处于保持状态。EP与ET的主要区别在于ET影响进位输出C，而EP不影响C。

CPEPET工作状态╳0╳╳╳复位（置零）↑10╳╳预置数╳1101保持╳11╳0保持（C=0）↑1111计数2、同步十进制计数器二进制计数器结构简单，但是读数不太习惯，所以在很多场合需要采用十进制计数器，以便于译码显示输出。用4位二进制数代表十进制的每一位数，所以也称为二—十进制计数器。

①同步十进制加法计数器

根据分析，写出各触发器的激励方程和输出方程：

激励方程：

输出方程：

根据JK触发器的特征方程和激励方程，可得电路的状态方程：

Q3Q2Q1Q0计数000000001100102001130100401015011060111710008100191（0）0（0）1（0）0（0）0②同步十进制减法计数器

同步十进制减法计数器的原理与加法计数器相似，如图4-56（a）所示为同步十进制减法计数器的逻辑图。

激励方程：输出方程：

状态方程：同步十进制减法计数器（续上）由激励方程、输出方程和状态方程，写出电路的状态转移表，如表4-16所示。画出电路的状态转换图，如图4-56(b)所示。将加法计数器和减法计数器的控制电路合并在一起，再加入加、减法选择控制电路，就可以构成加/减法计数器。

中规模集成加减法计数器74LS190、74LS191、74LS1922.用移位寄存器构成同步二进制计数器计数器也可以由n状态移位寄存器构成为不断在这n个状态中循环，移位寄存器电路中需要加入反馈

反馈可采用两种方法：环形计数器（Qn反馈）扭环计数器（Qn反馈）PS:移位寄存器构成的同步计数器，由于每个计数状态中只有一个触发器发生反转，译码波形非常好，不带毛刺。环行计数器和扭环计数器不能自动启动，原始状态需要另行设置3.4.2异步计数器异步计数器（又称串行计数器）：各触发器的时钟不是来自同一个时钟源。状态变化时，有的触发器与时钟同步，有的则滞后一些时间。异步计数器按串行方式工作，触发器的状态变化有点象多米诺骨牌异步计数器和同步计数器的区别是什么？异步二进制计数器的模M=2K异步计数器的翻转时间：tp现有一个由n个触发器组成的异步二进制触发器，则要求输入的CLK的最大时钟频率为：异步十进制计数器４位异步二进制计数器可以构成BCD码十进制异步计数器[方法：]（数到10自动归零）４位异步二进制计数器数到1010（第10个脉冲）时候，通过与非门检测译码，其输出信号使４个触发器清０，即变成BCD码0000，实现归零,重新开始计数。⑶任意进制计数器

通过外加电路来实现各种其他进制的计数器。

假设现有N进制计数器，若要得到M进制计数。

（1）M<N的情况只要设法使原有计数器计数时跳过N-M个状态，就可以得到M进制计数器。

实现跳跃的方法主要有置零法（复位法）和置数法（置位法）两种。①置零法置零法适用于有清“0”输入端的集成计数器。

②置数法置数法适用于有预置数功能的集成计数器。

用跳越的方法实现任意模数的计数器

Modulo-NCounters跳越的概念：在实际应用中，往往计数器的模m≠2n，为了能用模为2n的二进制计数器实现模为m的计数器：即2n-1<m<2nSm+kS1S3S4S5Sm-1SmSm+1电路从2n个状态中跳越过K=2n-m个状态，使计数器以m为周期循环，而在正常循环中不出现跳过的K个状态。强置位计数器

(Resetting)设计电路时，先设计一个二进制计数器，然后再加入强置位电路。假设起跳状态为Sa，则有：⑴在没有出现Sa+1时，不影响二进制计数器的状态转换规律，强置位的逻辑电平为无效。⑵在出现Sa+1时，强置位电平有效，从而对预定的某些位触发器实行预定的强置置位或复位。

第a拍状态为Sa强置位电平无效

第a+1拍状态为Sa+1强置位电平有效

第a+2拍状态为Sa+K+2

强置位电平无效状态为Sa+K+1

强置位电平无效计数器的跳跃过程如下：预置位计数器(Presetting)预置位计数器是在起跳状态Sa

(而不是Sa+1)出现以后就预先做好跳越的准备，使之在下一拍时钟有效沿到达时通过预置有关的触发器数据端输入，使计数器立即进入Sa+K+1状态。这样就可以避免强置位电路的缺点。预置位法适用于同步(Synchronously)电路。获得任意进进计数器的两种方法（示意图）

获得任意进进计数器（举例）

【例14】利用同步十进制计数器74160接成同步6进制计数器。（74160是同步十进制模式，清“0”方式是异步，预置方式为同步）

解：74160含有置零端和置位端，所以可以采用置零法和置位法两种方法。①采用置零法假设计数器从Q3Q2Q1Q0=0000开始计数，当计数器计到Q3Q2Q1Q0=0110状态时，通过外部译码电路，返回一个低电平信号使置零端=0，所以很快计数器的状态就被置零，回到0000状态。

②采用置位法置位法可以在计数器器任何状态进行置位，从而使计数器跳过4个状态，得到6进制计数器。

图4-59所示置位法可用两种方法，均可以得到6进制计数器。（注意：74160的置位方式为同步置位）

获得任意进进计数器（续上）方法（a）将数据输入端固定在D3D2D1D0=0000，外部译码电路的接法使计数器状态进入Q3Q2Q1Q0=0101后，使得置位端=0，当下一个时钟信号到达时，计数器状态立即返回到初始状态Q3Q2Q1Q0=0000。

方法（b）将数据输入端固定在某一值上，如D3D2D1D0=1000，外部译码电路的接法使计数器状态进入Q3Q2Q1Q0=0011后，使得置位端=0，当下一个时钟脉冲信号到达时，计数器状态立即返回到状态Q3Q2Q1Q0=1000，然后经过CP脉冲作用下，通过状态1001，再回到0000状态。

(2)M>N的情况当M>N时，必须将多片计数器级联，才能实现M进制计数器。常用的方法有两种：芯片之间的级联有串行进位方式和并行进位方式。

①先将n片计数器级联组成（>M）进制计数器，然后采用整体清“0”或整体置数的方法来实现M进制计数器。②将M分解成为M=M1×M2×…Mn，Mn均不大于N，用n片计数器分别组成M1，M2，…Mn进制的计数器，然后再将它们级联构成M进制计数器。

串行进位方式：以低位片的进位输出信号作为高位片的时钟输入信号；

并行进位方式：以低位片的进位输出信号作为高位片的工作状态控制信号。

计数器级联举例

【例15】试用两片同步十进制计数器74160接成一个同步百进制计数器。解：根据分析，可选用串行进位方式或并行进位方式连接。同步百进制计数器

计数器级联举例（续上）

【例16】试用两片同步十进制计数器74160连接成一个37进制计数器。解：要接成37进制计数器，可选用整体置零法或整体置数法。（4）计数器的应用脉冲分配器和数字序列信号发生器是计算机系统和通信系统中最常用的逻辑构件。①脉冲分配器。将输入时钟脉冲经过一定的分频后，分别送到各路输出的逻辑电路，称为脉冲分配器（顺序脉冲发生器）。脉冲分配器的组成原理框图

计数器的应用（续上）②序列信号发生器。在数字信号传输和数字系统测试中，往往需要用到一组特性的串行数字信号，这种串行数字信号通常被称为序列信号，产生这种信号的电路称为序列信号发生器。序列信号发生器的构成方法比较多，最简单、直观的方法是用计数器与数据选择器或者组合逻辑电路来设计序列信号发生器举例

【例17】设计一个8位序列信号11010110（时间顺序从左到右）的计数型序列信号发生器。解：根据设计要求，由于给定序列长度M=8，可选用一个4位二进制计数器74LS161（或选用十进制计数器74LS160），利用计数器74LS161的低三位和74LS152-8选1数据选择器构成序列信号发生器，如图4-63所示。

随着时钟信号CP的不断输入，Q2Q1Q0的状态从000开始，依次输入到74LS152的地址输入端A2A1A0，则74LS152依次输出D7～D0的值，形成序列11010110。所以只要将D7～D0的值分别设置为11010110即可。

⑸中规模集成计数器中规模集成计数器：有同步计数器和异步计数器两大类，而且是多功能的。型号模式预置清零工作频率74LS162A十进同步同步（低）25MHz74LS160A十进同步异步（低）25MHz74LS168十进可逆同步无40MHz74LS190十进可逆异步无20MHz74ALS568十进可逆同步同步（低）20MHz74LS163A4位二进同步同步（低）25MHz74LS161A4位二进同步异步（低）25MHz74ALS5614位二进同步同步（低）30MHz74LS1934位二进可逆异步异步（高）25MHz74LS1914位二进可逆异步无20MHz74ALS5694位二进可逆同步异步（低）20MHz74ALS8678位二进同步同步115MHz74ALS8698位二进异步异步115MHz本章小结时序逻辑电路与组合逻辑电路比较时序逻辑电路的特征

时序逻辑电路中使用的记忆元件是双稳态触发器

描述时序逻辑电路功能的三个重要方程

最常见的时序逻辑电路构件

中规模集成计数器

安全阀基本知识如果压力容器(设备/管线等)压力超过设计压力…1.尽可能避免超压现象堵塞(BLOCKED)火灾(FIRE)热泄放(THERMALRELIEF)如何避免事故的发生?2.使用安全泄压设施爆破片安全阀如何避免事故的发生?01安全阀的作用就是过压保护!一切有过压可能的设施都需要安全阀的保护!这里的压力可以在200KG以上,也可以在1KG以下!设定压力(setpressure)安全阀起跳压力背压(backpressure)安全阀出口压力超压(overpressure)表示安全阀开启后至全开期间入口积聚的压力.几个压力概念弹簧式先导式重力板式先导+重力板典型应用电站锅炉典型应用长输管线典型应用罐区安全阀的主要类型02不同类型安全阀的优缺点结构简单,可靠性高适用范围广价格经济对介质不过分挑剔弹簧式安全阀的优点预漏--由于阀座密封力随介质压力的升高而降低,所以会有预漏现象--在未达到安全阀设定点前,就有少量介质泄出.100%SEATINGFORCE75502505075100%SETPRESSURE弹簧式安全阀的缺点过大的入口压力降会造成阀门的频跳,缩短阀门使用寿命.ChatterDiscGuideDiscHolderNozzle弹簧式安全阀的缺点弹簧式安全阀的缺点=10090807060500102030405010%OVERPRESSURE%BUILT-UPBACKPRESSURE%RATEDCAPACITY普通产品平衡背压能力差.在普通产品基础上加装波纹管,使其平衡背压的能力有所增强.能够使阀芯内件与高温/腐蚀性介质相隔离.平衡波纹管弹簧式安全阀的优点优异的阀座密封性能,阀座密封力随介质操作压力的升高而升高,可使系统在较高运行压力下高效能地工作.ResilientSeatP1P1P2先导式安全阀的优点平衡背压能力优秀有突开型/调节型两种动作特性可远传取压先导式安全阀的优点对介质比较挑剃,不适用于较脏/较粘稠的介质,此类介质会堵塞引压管及导阀内腔.成本较高.先导式安全阀的缺点重力板式产品的优点目前低压储罐呼吸阀/紧急泄放阀的主力产品.结构简单.价格经济.重力板式产品的缺点不可现场调节设定值.阀座密封性差,并有较严重的预漏.受背压影响大.需要很高的超压以达到全开.不适用于深冷/粘稠工况.几个常用规范ASMEsectionI-动力锅炉(FiredVessel)ASMEsectionVIII-非受火容器(UnfiredVessel)API2000-低压安全阀设计(LowpressurePRV)API520-火灾工况计算与选型(FireSizing)API526-阀门尺寸(ValveDimension)API527-阀座密封(SeatTightness)介质状态(气/液/气液双相).气态介质的分子量&Cp/Cv值.液态介质的比重/黏度.安全阀泄放量要求.设定压力.背压.泄放温度安全阀不以连接尺寸作为选型报价依据!如何提供高质量的询价?弹簧安全阀的结构弹簧安全阀起跳曲线弹簧安全阀结构弹簧安全阀结构导压管活塞密封活塞导向不平衡移动副(活塞)导管导阀弹性阀座P1P1P2先导式安全阀结构先导式安全阀的工作原理频跳安全阀的频跳是一种阀门高频反复开启关闭的现象。安全阀频跳时，一般来说密封面只打开其全启高度的几分只一或十几分之一，然后迅速回座并再次起跳。频跳时，阀瓣和喷嘴的密封面不断高频撞击会造成密封面的严重损伤。如果频跳现象进一步加剧还有可能造成阀体内部其他部分甚至系统的损伤。安全阀工作不正常的因素频跳后果1、导向平面由于反复高频磨擦造成表面划伤或局部材料疲劳实效。2、密封面由于高频碰撞造成损伤。3、由于高频振颤造成弹簧实效。4、由频跳所带来的阀门及管道振颤可能会破坏焊接材料和系统上其他设备。5、由于安全阀在频跳时无法达到需要的排放量，系统压力有可能继续升压并超过最大允许工作压力。安全阀工作不正常的因素A、系统压力在通过阀门与系统之间的连接管时压力下降超过3%。当阀门处于关闭状态时，阀门入口处的压力是相对稳定的。阀门入口压力与系统压力相同。当系统压力达到安全阀的起跳压力时，阀门迅速打开并开始泄压。但是由于阀门与系统之间的连接管设计不当，造成连接管内局部压力下降过快超过3%，是阀门入口处压力迅速下降到回座压力而导致阀门关闭。因此安全阀开启后没有达到完全排放，系统压力仍然很高，所以阀门会再次起跳并重复上述过程，既发生频跳。导致频跳的原因导致接管压降高于3%的原因1、阀门与系统间的连接管内径小于阀门入口管内径。2、存在严重的涡流现象。3、连接管过长而且没有作相应的补偿（使用内径较大的管道）。4、连接管过于复杂（拐弯过多甚至在该管上开口用作它途。在一般情况下安全阀入口处不允许安装其他阀门。）导致频跳的原因B、阀门的调节环位置设置不当。安全阀拥有喷嘴环和导向环。这两个环的位置直接影响安全阀的起跳和回座过程。如果喷嘴环的位置过低或导向环的位置过高，则阀门起跳后介质的作用力无法在阀瓣座和调节环所构成的空间内产生足够的托举力使阀门保持排放状态，从而导致阀门迅速回座。但是系统压力仍然保持较高水平，因此回座后阀门会很快再次起跳。导致频跳的原因C、安全阀的额定排量远远大于所需排量。

由于所选的安全阀的喉径面积远远大于所需，安全阀排放时过大的排量导致压力容器内局部压力下降过快，而系统本身的超压状态没有得到缓解，使安全阀不得不再次起跳频跳的原因阀门拒跳：当系统压力达到安全阀的起跳压力时，阀门不起跳的现象。安全阀工作不正常的因素1、阀门整定压力过高。2、阀门内落入大量杂质从而使阀办座和导套间卡死或摩擦力过大。3、弹簧之间夹入杂物使弹簧无法被正常压缩。4、阀门安装不当，使阀门垂直度超过极限范围（正负两度）从而使阀杆组件在起跳过程中受阻。5、排气管道没有被可靠支撑或由于管道受热膨胀移位从而对阀体产生扭转力，导致阀体内机构发生偏心而卡死。安全阀拒跳的原因阀门不回座或回座比过大：安全阀正常起跳后长时间无法回座，阀门保持排放状态的现象。安全阀工作不正常的因素1、阀门上下调整环的位置设置不当。2、排气管道设计不当造成排气不畅，由于排气管道过小、拐弯过多或被堵塞，使排放的蒸汽无法迅速排出而在排气管和阀体内积累，这时背压会作用在阀门内部机构上并产生抑制阀门关闭的趋势。3、阀门内落入大量杂质从而使阀瓣座和导套之间卡死后摩擦力过大。安全阀不回座或回座比过大的因素：4、弹簧之间夹入杂物从而使弹簧被正常压缩后无法恢复。5、由于对阀门排放时的排放反力计算不足，从而在排放时阀体受力扭曲损坏内部零件导致卡死。6、阀杆螺母（位于阀杆顶端）的定位销脱落。在阀门排放时由于振动使该螺母下滑使阀杆组件回落受阻。安全阀不回座或回座比过大的因素：7、由于弹簧压紧螺栓的锁紧螺母松脱，在阀门排放时由于振动时弹簧压紧螺栓松动上滑导致阀门的设定起跳值不断减小。

8、阀门安装不当，使阀门垂直度超过极限范围（正负两度）从而使阀杆组件在回落过程中受阻。

9、阀门的密封面中有杂质，造成阀门无法正常关闭。

10、锁紧螺母没有锁紧，由于管道震动下环向上运动，上平面