项目9时序逻辑电路-lm剖析课件

项目9时序逻辑电路时序逻辑电路的基本概念时序逻辑电路的模型与分类1.时序电路的一般化模型*电路由组合电路和存储电路组成。*电路存在反馈。结构特征输入信号X=(X1,X2,…Xi)输出信号Y=(Y1,Y2,…Yj)激励信号W=(W1,W2,…Wk)状态信号Q=(Q

1,Q

2,…Qm)2023/7/222数电课件输出方程:

Y＝f1(X，Q)，输出信号与输入信号、状态变量的关系；激励方程:

W＝f2(X，Q)，激励信号与输入信号、状态变量的关系；状态方程:

Qn+1＝f3(X，Qn)，存储电路从现态到次态的转换关系式信号之间的关系：时序电路是状态依赖的，故又称为状态机。时序电路的主要特征：电路由组合电路和存储电路组成。电路的状态与时间因素相关，即电路在任一时刻的状态不仅是当前输入信号的函数，还是电路以前状态的函数。2023/7/223数电课件2.异步时序电路与同步时序电路同步时序电路：存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新。异步时序电路：没有统一的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的，有些触发器由电路内部信号触发。2023/7/224数电课件时序电路功能的表达方法1.逻辑方程组：输出方程激励方程组状态方程组2023/7/225数电课件2.状态表：反映时序逻辑电路的输出、次态和电路输入、现态间对应取值关系的表格。

根据方程组可以列出状态转换真值表。输出方程状态方程组状态转换真值表Q1nQ0nAQ1n+1Q0n+1Y0000000011000100010110101000011011101100011110102023/7/226数电课件状态转换真值表Q1nQ0nAQ1n+1Q0n+1Y000000001100010001011010100001101110110001111010状态表Q1nQ0nQ1n+1Q0n+1/YA=0A=10000/010/00100/101/01000/111/01100/101/0状态图3.状态图：电路转换规律及相应输入、输出取值关系的图形

。

2023/7/227数电课件4．时序图：直观地描述时序电路地输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。

Q1nQ0nQ1n+1Q0n+1/YA=0A=10000/010/00100/101/01000/111/01100/101/0时序逻辑电路的四种描述方式是可以相互转换的2023/7/228数电课件同步时序逻辑电路的分析

分析过程的主要表现形式:时序逻辑电路分析的任务：分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。时序电路的逻辑功能是由其状态和输出信号的变化规律呈现出来的。所以，分析过程主要是列出电路状态表或画出状态图、工作波形图。2023/7/229数电课件分析同步时序逻辑电路的一般步骤1.了解电路的组成：电路的输入、输出信号、触发器的类型等。

2.根据给定的时序电路图，写出下列各逻辑方程式：输出方程；触发器的激励方程；状态方程:将每个触发器的激励（驱动）方程代入其特性方程得状态方程。3.根据状态方程和输出方程列出状态转换表或画出状态图和波形图；4.确定电路的逻辑功能。2023/7/2210数电课件同步时序逻辑电路分析举例例1:试分析如图所示时序电路的逻辑功能。解：(1)了解电路组成。电路是由两个T触发器组成的同步时序电路。2023/7/2211数电课件(2)根据电路列出三个方程组。输出方程:

激励方程组:将激励方程组代入T触发器的特性方程得状态方程组：2023/7/2212数电课件(3)根据状态方程组和输出方程列出状态表Q1nQ0nQ1n+1Q0n+1/YA=0A=10000/001/00101/010/01010/011/01111/000/1(4)画出状态图2023/7/2213数电课件(5)时序图Q1nQ0nQ1n+1Q0n+1/YA=0A=10000/001/00101/010/01010/011/01111/000/1(6)逻辑功能分析观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00，同时在Y端输出一个进位脉冲，故Y为进位信号，输出信号Y的下降沿可用于触发进位操作。2023/7/2214数电课件例2：分析图示时序电路。解:（1）了解电路组成。电路是由两个下降沿触发的JK触发器、一个异或门和一个与门组成同步时序电路。

2023/7/2215数电课件（2）根据电路写各逻辑方程式：①输出方程:②驱动方程：（3）将驱动方程代入相应JK触发器的特征方程，各触发器的状态方程：2023/7/2216数电课件（3）列状态表Q1nQ0nQ1n+1Q0n+1/YA=0A=10001/011/00110/000/01011/001/01100/110/1（4）画状态图2023/7/2217数电课件（5）时序图Q1nQ0nQ1n+1Q0n+1/YA=0A=10001/011/00110/000/01011/001/01100/110/1（6）逻辑功能分析：电路为一个可控计数器。当X=0时，进行加法计数，在CP的作用下，Q1Q0的数值从00→11递增，每经过4个时钟脉冲后，电路的状态循环一次。同时在Z端输出一个进位脉冲，故Z为进位信号。当X＝1时，进行减1计数，Z为借位信号。2023/7/2218数电课件异步时序逻辑电路的分析1．异步时序逻辑电路的分析方法及步骤2．异步时序逻辑电路的分析举例异步时序电路的分析与同步时序电路的分析类似，不同在于电路中各触发器的时钟不一定受统一时钟的控制，故电路状态转换时必须具体考虑各触发器的时钟信号作用情况。例1：分析图示电路2023/7/2219数电课件

⑴写各逻辑方程式：①各触发器的时钟方程：FF0：CP0＝CP，上升沿触发；FF1：CP1＝Q0，仅当Q0由0→1时，Q1状态才可能改变，否则Q1状态保持。解：电路中，FF1的时钟未与时钟源CP相连，属异步时序电路。2023/7/2220数电课件②输出方程：③驱动方程：⑵各驱动器的状态方程：（CP由0→1时此式有效）（Q0由0→1时此式有效）2023/7/2221数电课件⑶列状态表（CP由0→1时）（Q0由0→1时）注意各触发器CP端的情况，即是否有上升沿作用。可在状态表中分别列出各触发器CP的状况，无上升沿作用时CP用0表示。

n0n1QQZ=⑶列状态表n0n1QQZ=2023/7/2222数电课件（4）状态图：2023/7/2223数电课件（5）时序图：（6）逻辑功能分析

由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。2023/7/2224数电课件典型的时序逻辑集成电路寄存器和移位寄存器1.寄存器寄存器：是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。一个触发器能存储1位二进制代码，存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。2023/7/2225数电课件无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：2023/7/2226数电课件2.移位寄存器移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。移位寄存器的逻辑功能分类移位寄存器的逻辑功能按移动方式分单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器2023/7/2227数电课件（1）基本移位寄存器串行数据输入端并行数据输出端串行数据输出端（a）电路2023/7/2228数电课件（b）工作原理Q0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn2CP输入Q0Q1Q2Q30D300001D2D30002D1D2D3003D0D1D2D304×D0D1D2D32023/7/2229数电课件时序图为：设D3D2D1D0＝1101经过4个CP脉冲作用后，从DSI

端串行输入的数码全部移入寄存器，可以并行输出。经过7个脉冲后，输出全部从DO

端串行输出。串入并出串出2023/7/2230数电课件（2）多功能双向移位寄存器（a）工作原理左移：高位移向低位右移：低位移向高位多功能移位寄存器工作模式简图2023/7/2231数电课件实现多种功能双向移位寄存器的一种方案（仅以FFm为例）S1S0=00：保持；S1S0=10：高位移向低位（左移）；S1S0=01：低位移向高位（右移）；S1S0=11：并入；2023/7/2232数电课件

计数器（2）计数器的分类按脉冲输入方式，分为同步和异步计数器。按进位体制，分为二进制、十进制和任意进制计数器。按逻辑功能，分为加法、减法和可逆计数器。（1）计数器的逻辑功能计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。（3）计数器的模概述计数器的模也就是计数器的容量，一个计数器的模数等于其状态数。2023/7/2233数电课件同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器十进制计数器任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器十进制计数器任意进制计数器…………2023/7/2234数电课件1.二进制计数器(1)异步二进制计数器—4位异步二进制加法计数器①工作原理2023/7/2235数电课件结论:计数器的功能：不仅可以计数也可作为分频器。2023/7/2236数电课件Q0在每个CP