在片外围电路课件

在片外围电路本节介绍C54x的在片外围电路主要内容1.综述2.通用I/O引脚3.定时器4.时钟发生器5.串行口6.小结1,在片外围电路综述不同型号的C54x芯片的在片外围电路不一定相同，通常包括以下部分：通用I/O引脚定时器时钟发生器主机接口软件可编程等待状态发生器可编程分区开关串行口在片外围电路有一组控制寄存器和数据寄存器，它们与CPU寄存器一样，也映象到数据存储器0页。外围电路的工作就是受这些存储器映象寄存器控制的，它们也可以用来传送数据。寻址存储器映象外围电路寄存器均需要2个机器周期。2,通用I/O引脚－BIO

BIO

：分支转移控制输入引脚用于时间要求苛刻的循环中。可以用它监控外围设备的状态。根据其引脚的状态决定分支转移的去向，以替代中断。如：XC2，BIO；如果

BIO引脚为低电平，则

i2;执行后面的

1条双字或

2条 i3;单字指令；否则执行

2条 i4;NOP指令。通用I/O引脚－XF

XF：外部标志输出引脚用于向外部器件发出信号。如:SSBXXF;将外部标志引脚置1。如:RSBXXF;将外部标志引脚置0。3,定时器

片内定时器是一个软件可编程定时器，可以用来周期性地产生中断。定时器主要由三个寄存器组成：定时器寄存器TIM：减1计数器定时器周期寄存器PRD：存放时间常数控制寄存器TCR

：包含定时器的控制和状态位定时器组成框图TCR的结构和功能

名称复位值功能保留位—保留，读成0soft0结合起来使用，以决定在用高级编程语言调试程序遇到断点时定时器的工作状态free0PSC—定时器预先定标计数器TRB—定时器重新加载位TSS0定时器停止状态位TDDR0000定时器分频系数定时器工作原理在正常工作情况下，当TIM减到0后，PRD中的时间常数自动地加载到TIM。当系统复位或者定时器单独复位（TRB置1）时，PRD中的时间常数重新加载到TIM。复位后，定时器控制寄存器（TCR）的停止状态位TSS=0，定时器启动工作，时钟信号CLKOUT加到预先定标计数器PSC。PSC也是一个减1计数器，每当复位或其减到0后，自动地将定时器分频系数TDDR加载到PSC。PSC在CLKOUT作用下，作减1计数。当PSC减到0，产生一个借位信号，令TIM作减1计数。TIM减到0后，产生大师中断信号TINT，传送至CPU和定时器输出引脚TOUT。由上述流程可见，定时中断的周期为：

CLKOUT×（TDDR＋1）×（PRD＋1）其中，CLKOUT为时钟周期，TDDR和PRD分别为定时器的分频系数和时间常数。4,时钟发生器时钟发生器为C54x提供时钟信号。它由两部分组成：内部振荡器锁相环（PLL）电路

C54x内部的PLL兼有频率放大和信号提纯的功能，从而外部频率源的频率可以较CPU的CLKOUT低。时钟发生器要求有一个参考时钟输入，可以是：晶体振荡器外部时钟信号PLL的形式硬件配置的PLL：设定引脚的状态，选定时钟方式。用于C541、C542、C543、C545和C546软件可编程的PLL：提供各种时钟乘法器系数，能直接接通和关断PLL。用于C545A、C546A和C5481.硬件配置PLL的时钟频率设定方法： 通过3个引脚CLKMD1、CLKMD2和CLKMD3来确定时钟方式。2.软件可编程PLL的时钟设定方法： 软件可编程PLL的灵活性很高，它有两个工作模式：PLL模式和DIV模式。包括：时钟定标器：用来设置时钟的倍频系数时钟方式寄存器：用来设置PLL。PLL锁定定时器：用来设定从DIV模式进入到PLL模式的延迟时间。PLL模式：将输入时钟CLKIN的频率乘一个系数后，作为CPU的时钟CLKOUT。可用的系数有31个，范围是：0.25~15。DIV模式：将输入时钟CLKIN的频率除以2或4后，作为CPU的时钟CLKOUT。在此模式下，PLL电路被关闭，以降低功耗。 时钟方式寄存器CLKMD用来设置和控制时钟。复位时，它的值由3个外部引脚决CLKMD1、CLKMD2和CLKMD3决定，见下表。

复位后，可以通过设置CLKMD寄存器来设置时钟的工作方式。CLKMD寄存器的结构如下图所示。 当时钟发生器进入PLL模式的时候，PLL需要一段时间才能进入稳定状态，即所谓的PLL锁定时间。在PLL锁定之前，PLL是不能用作C54x的时钟的。这时，就需要对PLLCOUNT编程，使PLL延迟一段时间后，再作为C54x的时钟从DIV模式进入PLL×3模式，CLKIN＝13MHz。取LockupTime＝33×1.5PLLCOUNT＝41＝00101001BSTM ＃0010，0001，0100，1111B，CLKMD0010000101001115,主机接口HPI 主机接口HPI是一个8位并行接口，用来与主设备或主处理器接口。外部主机是HPI的主控者，HPI是主设备的外围设备。外部主机通过HPI直接访问C54x的存储器以及存储器映像寄存器。HPI主要由5个部分组成：HPI存储器、HPI地址寄存器、HPI数据锁存器、HPI控制寄存器、HPI控制逻辑。 当与主机交换信息时，HPI是主机的一个外围设备。HPI有两种工作方式：公用寻址方式SAM：主机和C54x都能寻址存储器。但主机的优先权较高。仅主机寻址方式HOM：只有主机才能寻址存储器，C54x处于复位或者空转状态。HPI接口的速度：在SAM方式，每5个CLKOUT周期传递一个字节。当CLKOUT=40MHz时，HPI接口的数据率达64Mbps。 主机的运行频率可达Fd×n/5。其中，Fd等于CLKOUT，n是主机进行一次外部寻址的周期数，通常为3或4。当CLKOUT=40MHz时，主机的时钟频率最高可达32（24）MHz。在HOM方式，主机可以以更快的速度，50ns一个字节的速度（160Mbps），传递数据。1.HD0~HD7：数据总线。2./HCS：片选信号。3./HAS：地址选通信号，在其下降沿锁存HBIL、HCNTIL0/1、HR/W信号。4.HBIL：字节识别信号，0：字节1；1：字节2。5.HCNT0/1：寄存器选择信号，00：读写HPIC；01：读写HPID，并修改HPIA；10：读写HPIA；11：读写HPID，但不修改HPIA。6./HDS1/2：数据选通信号。7./HINT：HPI中断输出。8.HRDY：HPI准备好。9.HR/W：读写信号。HPI控制寄存器中的以下4位用于控制HPI的操作：•HINT：C54x向主机发出的中断位。当HINT=0时，HPI接口外部的/HINT引脚输出高电平。当HINT=1时，HPI接口外部的/HINT引脚输出低电平。HINT位由C54x置1，由主机清0。•SMOD：寻址方式选择位。当SMOD=1时，SAM方式。当SMOD=0时，HOM方式。该位只能由C54x设置。•BOB：字节选择位。当BOB=1时，第一个字节为低字节。。当BOB=0时，第一个字节为高字节。该位只能由主机设置。•DSPINT：主机向C54x发出的中断位。当主机向DSPHINT写1时，就对C54x产生中断。6,串行口C54x具有高速、全双工、双缓冲的串行口，可以与其他串行口直接接口。C54x串行口的三种形式：标准同步串行口缓冲串行口（BSP）时分多路串行口（TDM）标准同步串行口发送数据寄存器（DXR）及接收数据寄存器（DDR），进行收发数据操作时，可由RINT、XINT管理。缓冲串行口在标准同步串行口基础上增加自动缓冲单元（ABU），ABU利用独立于CPU的专用总线让串口直接读写内部存储器，达到较高数据率。其有两种工作方式：非缓冲方式、自动缓冲方式。时分多路串行口将时间间隔分成若干个子间隔，按事先的约定，每个子间隔表示一个通信信息。每种器件可用一个信息（一个子间隔）发送数据，用8个信道中的一个过一个以上接收数据。其也有两种方式：

TDM方式、非TDM方式。串行口的组成串行口由以下部分组成：16位数据接收寄存器（DRR）数据发送寄存器（DXR）接收移位寄存器（RSR）发送移位寄存器（XSR）控制电路串行口的组成框图串行口传送数据的一种连接法串行口发送数据的工作过程在发送数据时，先将要发送的数写到DXR。若XSR是空的，则将DXR中的数据复制到XSR。在FSX和CLKX的作用下，将XSR中的数据移到DX引脚输出。一旦DXR中的数据复制到XSR，就可以立即将另一个数据写到DXR。在发送期间，DXR中的数据刚刚复制到XSR后，串行口控制寄存器（SPC）中的发送准备好（XRDY）位立即由0转变为1，随后产生一个串行口发送中断（XINT）信号，通知CPU可以对DXR重新加载。串行口控制寄存器C54x串行口的操作是由串行口寄存器（SPC）决定的。SPC寄存器的控制位如下所示：16个控制位中，7位是只能读，其余9位可以读/写。SPC寄存器各状态位的功能位名称复位值功能15Free0都是仿真位。高级语言调试程序中遇到一个断点时，就由这两位决定串行口时钟的状态。14Soft013RSRFULL0接收移位寄存器满12XSREMPTY0发送移位寄存器满11XRDY1发送准备好位10RRDY0接收准备好位9IN1X输入18IN0X输入0位名称复位值功能7RRST0接收复位6XRST0发送复位5TXM0发送方式位4MCM0时钟方式位3FSM0帧同步方式位2FO0数据格式位1DLB0数字返回方式位0Res0保留位本节介绍了TMS320C54x的在片外围电路所有C54x的CPU是相同的，但连到CPU的在片外围电路就不一定相同了。C54x的外部总线本节介绍C54x通过外部总线与外部存储器和IO设备的连接主要内容1.外部总线接口2.等待状态发生器3.分区转换逻辑4.外部总线接口的定时图5.复位和省电方式6.保持方式7.TMS320C54x引脚8.小结1,外部总线接口C54x的外部总线由数据总线、地址总线、控制信号组成。见下表：信号名称 C541、2、3、5、6 C548、9 说明A0～A15 15～0 22～0 地址总线D0～D15 15～0 15～0 数据总线MSTRB 外部存储器选通信号PS 程序空间选择信号DS 数据空间选择信号IOSTRB IO设备选择信号信号名称 C541、2、3、5、6C548、9 说明IS IO设备选择信号R/W 读写信号READY 数据准备好信号HOLD 请求控制存储器接口HOLDA 响应HOLD请求MSC 微状态信号IAQ 获取指令地址信号IACK 中断响应信号外部接口总线是一组并行接口。两个互斥的选通信号：MSTRB和IOSTRB。MSTRB用于访问外部的程序和数据存储器；IOSTRB用于访问I/O设备。外部数据准备好信号READY与软件可编程等待状态发生器一起，使处理器与各种速度的存储器以及I/O设备接口。外部设备需要控制C54x的外部程序、数据、IO空间时，用HOLD提出，C54x用HOLDA响应。CPU寻址片内存储器时，外部数据线呈高阻态，地址总线、PS、DS、IS均保持先前的状态，MSTRB、IOSTRB、R/W、IAQ、MSC保持在无效状态。如果PMST中的地址可见位AVIS被置为1，CPU执行指令时的内部程序存储器的地址就出现在外部地址总线上。外部总线操作的优先级

C54xCPU中有1条程序总线、3条数据总线，以及对应的4条地址总线，由于程序是在流水线中执行的，可以允许CPU在同一个机器周期内寻址这些总线。但是，外部总线只能允许每个机器周期进行一次寻址。如果在一个机器周期内，CPU寻址外部存储器两次，就会发生流水线冲突。C54x通过规定好流水线各个阶段操作的优先级，可以自动解决上述冲突。当程序存储器和数据存储器都在片外，并且在同一个机器周期里，CPU进行多次访问时，这些访问的优先权如下图所示：ST T,*AR6;LD *AR4+,A||MAC *AR5+,B2,等待状态发生器外部总线接口的工作是由两个部件控制的，一个是软件等待状态发生器，另一个是分区开关逻辑电路。这两个电路又分别由两个存储器映象寄存器：软件等待状态寄存器和分区开关控制机存器控制。下面先讨论软件等待状态寄存器。软件可编程等待状态发生器可延长外部总线周期，使一个外部总线周期最多可延时7个机器周期。这样C54x就可以方便地和外部慢速器件接口。如果外部器件要求插入7个以上的等待状态，则可以利用硬件READY线来接口。如果所有外部寻址都配置在0等待状态时，加到等待状态发生器的时钟被关断，以降低功耗。3,分区转换逻辑可编程分区转换逻辑允许C54x在外部存储器分区之间切换时不需要外部为存储器插等待周期。当跨越外部程序或数据空间中的存储器分区界线寻址时，分区转换逻辑会自动插入一个周期。BNKCMP：分区对照位。决定外部存储器分区的大小。PS－DS：程序读－数据读寻址位。决定在连续进行程序读－数据读，或者数据读－程序读操作时，是否插入一个等待周期。BH：总线保持位。用来控制总线保持器。关断总线保持器；接通总线保持器；EXIO：关断外部总线接口位。用来控制外部总线。外部总线处于接通状态；关断外部总线接口；跨越分区时插入一个等待周期存储器读-读-写插入等待周期4,外部总线接口定时图外部总线寻址需要整数个CLKOUT周期。一个CLKOUT周期规定为CLKOUT信号的一个下降沿到另外一个下降沿。定时图反映C54x存储器和I/O操作时各信号的关系，对于硬件电路设计是很重要的。存储器读－读－写从同一个分区连续读，需要一个周期。连续读期间，MSTRB保持低。在读写转换时，MSTRB变高，以保证地址和RW信号变化期间，禁止存储器。存储器写－写－读每个写需要两个周期。