数字电子技术第五章触发器-课件

第五章触发器内容介绍

本章介绍具有记忆功能的基本逻辑单元—触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。

首先从组成各类触发器的基本部分－SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。

本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。1PPT课件第一节SR锁存器

电路结构与工作原理

动作特点

概述2PPT课件下页返回触发器：能够存储1位二值信号的基本单元电路。触发器必须具备的两个基本特点：具有两个能自行保持的稳定状态，用来表示逻辑状态的0

和1

，或二进制数的0

和1。2.根据不同的输入信号可以置成1或0状态。一、概述上页3PPT课件下页返回上页1.根据电路结构形式的不同分为：

基本RS触发器、同步RS触发器、主从触发器、

维持阻塞触发器、CMOS边沿触发器。根据逻辑功能的不同分为：

RS触发器、JK触发器、T触发器、D触发器。根据存储数据的原理不同分为:

静态触发器和动态触发器。触发器的分类：4PPT课件二、

SR锁存器电路结构与工作原理

SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号。1.由或非门构成：5PPT课件工作原理a.RD＝0，SD＝1Q＝0SD＝1RD＝0Q＝0Q＝1b.RD＝1，SD＝0Q＝0RD＝1SD＝0Q=0Q

＝1锁存器的1态锁存器的0态置位端或置1输入端复位端或置0输入端6PPT课件c.RD＝0，SD＝0Q*＝0SD＝0Q=0Q*

＝1若Q＝0Q-原态，Q*-新态Q*＝1RD＝0Q*

=0Q*

＝0若Q＝1Q*＝Q保持原态7PPT课件d.RD＝1，SD＝1Q＝Q=0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD＝01100其特性表如表5.2.1所示8PPT课件下页返回上页用或非门组成的SR锁存器的特性表SDRDQQ*0011001100001111010101010111000*0*因为触发器的新状态Q*（也叫做次态）不仅与输入状态有关，而且与触发器原来的状态Q（也叫做初态）有关，所以把Q也作为一个变量列入了真值表，并将Q称为状态变量,这种含有状态变量的真值表叫做触发器的特性表（功能表）。9PPT课件2.由与非门构成：功能表如表5.2.2所示10PPT课件t1

t2

t3

t4

t5

t6

t7

t8QOOOOtttt电压波形图下页返回上页[例5.1.1]已知基本RS触发器输入信号的波形，画出输出信号波形。11PPT课件返回三、动作特点输入信号在全部作用时间里，即SD或RD为1的全部时间里，都能直接改变输出端的状态，这就是基本RS触发器的动作特点。SD叫做直接置位端。RD叫做直接复位端。上页12PPT课件第二节电平触发的触发器

电路结构与工作原理

电平触发方式的动作特点13PPT课件

在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。一、电路结构与工作原理

图5.3.1所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。基本SR锁存器输入控制门只有在CLK＝1时，SR才能起作用14PPT课件二、工作原理1.CLK＝0此时门G3和G4被封锁，输出为高电平。0对于由G1和G2构成的SR锁存器，触发器保持原态，即Q*=Q112.CLK＝1此时门G3和G4开启，触发器输出由S和R决定。a.S=0,R=010011Q*=Q15PPT课件b.S=0,R=10111010Q*=0c.S=1,R=01101010Q*=1d.S=1,R=11110011Q*=Q*=

1(禁态）16PPT课件其功能如表5.3.1所示00XX011XX01100110011011*1111*01101110011110110010001表5.3.117PPT课件无小圆圈表示高电平有效下页返回上页在某些应用场合，有时需要在有效电平到达之前预先将触发器置成指定的状态。为此，在实用的电路上往往还设置有异步置1输入端和异步置0输入端。电路结构图形符号异步置位端异步复位端当CLK＝0情况下，SD＝0，RD＝1，Q＝1；SD＝1，RD＝1，Q＝0。不用设置初态时，SD＝RD＝1小圆圈表示低电平有效18PPT课件下页返回上页二、电平触发方式的动作特点如果CLK=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力。1、在CLK＝1期间，S和R的信号都能通过引导门G3和G4门，从而引起SR锁存器的变化，从而使得触发器置成相应的状态；2、在CLK＝1的全部时间里S和R的变化都将引起触发器输出端状态的变化。这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式。19PPT课件下页返回上页[例5.2.1]

已知电平触发SR触发器的输入波形如图所示，画出Q和Q′端的电压波形。假定触发器的初始状态为Q=0。20PPT课件下页返回上页数据输入端控制端010011010101××0011001111D型锁存器的特性表

为了适应单端输入信号的需要，有时将S通过反相器接到R上，这就构成了电平触发的D触发器。此电路称为D锁存器，其特点是在CLK的有效电平期间输出状态始终跟随输入状态变化，即输出与输入状态相同。21PPT课件下页返回上页TG1TG2利用CMOS传输门组成的电平触发D触发器在CMOS电路中，经常利用CMOS传输门组成电平触发D触发器。因为在CLK的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态相同，所以又将这个电路称为“透明的D型锁存器”。22PPT课件返回[例5.2.2]

若用CMOS传输门组成的电平触发D触发器的CLK和输入端D的电压波形如右图中所给出，画出Q和Q'端的电压波形。假定触发器的初始状态为Q=0上页23PPT课件第三节脉冲触发的触发器

电路结构和工作原理

脉冲触发方式的动作特点24PPT课件下页返回一、电路结构与工作原理上页为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，为此设计出了脉冲触发的触发器。1.主从SR触发器25PPT课件下页返回上页工作原理:①在CLK＝1时，主触发器按S、R变化，而从触发器保持状态不变；②在CLK由10（下降沿），主触发器保持，从触发器随主触发器的状态翻转，故在CLK的一个周期内，触发器的输出状态只可能改变一次26PPT课件下页返回上页主从SR触发器的特性表×××0000101001011111×01010101Q0111001①1①图形符号27PPT课件下页返回上页由于输出状态的变化发生在CLK信号的下降沿，所以主从RS触发器属于CLK下降沿动作型。小圆圈表示CLK下降沿动作输入信号仍需遵守约束条件SR=0。在CLK的一个变化周期中触发器的输出状态只可能改变一次，克服了同步触发器CLK

=1期间输出状态可能多次翻转的问题。表示延迟输出28PPT课件例5.4.1图5.4.3为主从型SR触发器输入信号波形，试画出输出端Q和Q的波形，设初态为“0”。解：其输出波形如图5.4.4所示29PPT课件下页返回上页J=1,K=0,CLK下降沿时触发器置1。J=0,K=1,CLK下降沿时触发器置0。J=K=0,触发器保持原状态不变。J=1,K=1,CLK下降沿时触发器翻转。2.主从JK触发器30PPT课件下页返回上页CLKJKQQ*×××0000101001011111×01010101Q01110010主从JK触发器特性表31PPT课件下页返回上页在有些集成电路触发器产品中，输入端J和

K不只一个。在这种情况下，J1和

K1、J2和

K2是与的逻辑关系。&&32PPT课件下页返回上页CLKJKQQ'OOOOOttttt[例5.3.1]在主从JK触发器电路中，若CLK、J、K的波形如图所示，试画出Q、Q'端对应的电压波形。假定触发器的初始状态为Q=0。33PPT课件下页返回上页触发器的翻转分两步动作。二、脉冲触发方式的动作特点第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器状态翻转，所以Q、Q'状态的变化发生在CLK的下降沿（若CLK以低电平为有效信号，则Q、Q'状态的变化发生在CLK的上升沿）。2.因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。34PPT课件返回在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。只在CLK=1的全部时间里输入状态始终未变的条件下，注意事项：用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。上页35PPT课件第四节边沿触发的触发器

电路结构和工作原理

边沿触发方式的动作特点36PPT课件下页返回上页一、电路结构和工作原理为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。37PPT课件下页返回上页1.用两个电平触发D触发器组成的边沿触发器TG1TG2CDG1G2C'TG3TG4CG3G4C'CC'CC'CC'38PPT课件下页返回上页CLKDQQ*××0011×0101Q0011CMOS边沿触发D触发器的特性表输入信号是以单端D

给出的，所以这种触发器叫做D

触发器。仿真39PPT课件下页返回上页带异步置位、复位端的CMOS边沿触发D触发器异步复位端异步置位端RDSDTG1TG2CDG1G2C'TG3TG4CG3G4C'CC'CC'CC'40PPT课件G5SRG3G4G6G1G2QS'R'维持阻塞结构边沿触发SR触发器下页返回上页2.

维持阻塞触发器置0阻塞线①③置1维持线置1阻塞线②④置0维持线41PPT课件G5DSRG3G4G6G1G2Q下页返回上页置0阻塞线①②③维持阻塞结构D触发器置1维持线置0维持线置1阻塞线1DCLKD42PPT课件下页返回上页带异步置位、复位端和多输入端的维持阻塞D触发器G5SRG3G4G6G1G2电路结构SR1DC1SR1DC1&逻辑图形符号43PPT课件下页返回上页3.利用门电路传输延迟时间的边沿触发器MNG2G3G5G6G1G4G7G8SR锁存器输入控制门输入控制门G7、G8的传输延迟时间大于SR锁存器的翻转时间。44PPT课件下页返回上页利用门电路传输延迟时间的边沿触发器的特性表×××0000101001011111×01010101Q01110010仿真45PPT课件下页返回上页[例5.4.1]在维持阻塞结构边沿触发D触发器电路中，若D端和CLK的电压波形如图所示，试画出Q端的电压波形。假定触发器的初始状态为Q

=0。CLKDQQ'OOOOtttt46PPT课件返回二、边沿触发方式的动作特点触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。下页上页47PPT课件第五节触发器的逻辑功能及其描述方法

触发器按逻辑功能的分类

触发器的电路结构与逻辑功能的关系下页总目录推出48PPT课件返回一、触发器按逻辑功能的分类1.SR触发器000011110011001101010101010011不定不定SR触发器的特性表RS触发器的状态转换图凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，叫做RS触发器。（约束条件）特性方程下页上页49PPT课件下页返回上页RS触发器输入、输出波形图50PPT课件下页返回上页2.JK触发器00001111001100110101010101001110JK触发器的特性表JK触发器的状态转换图凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，叫做JK触发器。特性方程51PPT课件下页返回上页CPJKJK触发器输入、输出波形图52PPT课件下页返回上页3.T触发器001101010110T触发器的特性表T触发器的状态转换图当T=1时特性方程逻辑符号53PPT课件下页返回上页CPT触发器输入、输出波形图逻辑符号仿真54PPT课件下页返回上页4.D触发器001101010011D触发器的特性表D触发器的状态转换图凡在时钟信号作用下,逻辑功能符合以下特性表所规定的逻辑功能者，叫做D

触发器。特性方程55PPT课件下页返回上页CPDD触发器的输入、输出波形图56PPT课件下页返回上页将JK、SR、T三种类型触发器的特性表比较一下可看出，其中