2012通信与电子系统综合设计

第二部分FPGA子系统的结构与设计本课程设计平台结构3

个串口

USB1.1

CPLD触摸屏EMP7032LCD脉冲触发开关(8

位) 64M

SDRAM

以太网ARMDM9000输入

0/1

控制开关(8

位) 4

个LEDU1S3C2410X输出数码管(动态

8

位)

NandALTERA

Flash发光二极管

FD0~FD31

CPLDXilinx

CPLDU11

电平转换外扩单片

CON21

EPM7032U50机接口CON20

XC95144XL电平转换

TI

DSP

HPIFPGA XilinxFPGASDRAM

U30

视DSP

DM642

频U76

U46SSRAM

EMIF

扩XC2V8000

XC2V2000

电平展转换扩展分

析接口Altera

CPLD UART

控制器TL16c752BU42扩展子

CON1

EPM7032AE Nor

FLASH

sst39vf040板接口

TC44-7CON2SDRAM..FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片机接口CON21CON20输出数码管(动态8

位)输入0/1

控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩展分

析接口Altera

CPLDU42EPM7032AETC44-7电平转换Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF视频扩展4

个LED64M

SDRAMALTERACPLDU11EPM7032以太网DM9000CPLDU22EMP7032触摸屏LCDUSB1.13

个串口NandFlashHPI电平转换电平转换CPLD

U33EMP7032CPLDU22EMP7032FPGA子系统主要包括FPGA：XC2V2000CPLD：XC95144XL外设：按键、LED灯、数码管扩展接口：AD/DA板、RF板、单片机板目前最主要的可编程逻辑器件有：FPGA：现场可编程门阵列Field

Programmable

Gate

ArrayCPLD：复杂的可编程逻辑器件

Complex

Programmable

Logic

Device主要的可编程逻辑器件可编程逻辑器件的共同特征是现场可编程性；现场可编程性：就是指用户任何时候都可以通过电路板上的下载电缆或硬件编程器来修改FPGA/CPLD的配置，以达到修改自己设计的目的。可编程逻辑器件的特征FPGA/CPLD的优点FPGA/CPLD芯片的集成度越来越高，可实现高复杂度的电路功能；研制开发费用相对较低；可以反复编程、擦除和使用；设计周期短；FPGA与CPLD的不同点逻辑单元的粒度不一样，设计灵活性不同；FPGA芯片的逻辑门密度比CPLD芯片高；内部连线结构不同，导致延迟特性不同，应用场合也有侧重；掉电后，CPLD中的内容不丢失，FPGA中的内容丢失。3

个串口

USB1.1

CPLD触摸屏EMP7032LCD脉冲触发开关(8

位) 64M

SDRAM

以太网ARMDM9000输入

0/1

控制开关(8

位) 4

个LEDU1S3C2410X输出数码管(动态

8

位)

NandALTERA

Flash发光二极管

FD0~FD31

CPLDXilinx

CPLDU11

电平转换外扩单片

CON21

EPM7032U50机接口CON20

XC95144XL电平转换

TI

DSP

HPIFPGA XilinxFPGASDRAM

U30

视DSP

DM642

频U76

U46SSRAM

EMIF

扩XC2V8000

XC2V2000

电平展转换扩展分

析接口Altera

CPLD UART

控制器TL16c752BU42扩展子

CON1

EPM7032AE Nor

FLASH

sst39vf040板接口

TC44-7CON2SDRAM..FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片机接口CON21CON20输出数码管(动态8

位)输入0/1

控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩展分

析接口Altera

CPLDU42EPM7032AETC44-7电平转换Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF视频扩展4

个LED64M

SDRAMALTERACPLDU11EPM7032以太网DM9000CPLDU22EMP7032触摸屏LCDUSB1.13

个串口NandFlashHPI电平转换电平转换CPLD

U33EMP7032CPLDU22EMP7032Virtex-II系列特点：是目前的主流器件；融合了IP核的复用技术及定制模块；系统集成度高达800万门；内部时钟速度可达420MHz；I/O端口的速率在840Mb/s以上；核心工作电压是1.5V，I/O工作电压为3.3V；0.15um/0.12um

CMOS工艺，8层结构。1.

XC2V2000结构Xilinx

FPGA典型结构IOB

CLBPI可配置存储器Virtex-II的结构包括：可编程的输入/输出模块（IOB）；可配置的逻辑块（CLB）；通用布线阵列（GRM：General

Routing

Matrix）；所有可编程部分由静态存储单元内的值控制；存储器模块（BLOCK

SelectRAM）；专用乘法器模块；数字时钟管理器（DCM：Digital

Clock

Manager）。乘法器CLB存储块……………DCMIOB全局时钟………………Virtex-II的基本结构Virtex-II系列产品的主要性能器件型号系统门数CLB（1CLB=4逻辑片=最大128bits）乘法器模块存储器模块DCM数用户可使用的最大

I/O数CLB阵列逻辑片分布存储器的最大容量(Kbit)容量为

18Kbit的模块存储器最大容量

(Kbit)XC2V4040K8·825684472488XC2V8080K16·851216881444120XC2V250250K24·1615364824244328200XC2V500500K32·2430729632325768264XC2V10001M40·32512016040407208432XC2V15001.5M48·40768024048488648528XC2V20002M56·4810752336565610088624XC2V30003M64·56143364489696172812720XC2V40004M80·7223040720120120216012912XC2V60006M96·883379210561441442592121104XC2V80008M112·1044659214561681683024121108连接外部管脚和内部逻辑电路；支持目前大部分的I/O标准；（1）可编程的输入/输出模块（IOB）RegOCK1三态RegOCK2RegOCK1输出RegOCK2DDR

选择DDR

选择RegICK1RegICK2输入PADIOB开关矩阵差分对IOBPAD1IOBPAD2IOBPAD3IOBPAD4差分对在一些I/O标准中，要求外部提供的电源能给一组IOB模块供电，这一组IOB模块称为一个块（Bank）；Virtex-II系列FPGA中的IOB模块被划分为8个块，芯片的每一边为两个块；好处是外部的电源可以提供给一个块中的所有

IOB，而且每个块可以设置成不同的输入/输出标准。Bank0Bank1Bank7Bank2Bank6Bank3Bank5Bank4Virtex-II中的IOB块（2）可配置的逻辑块（CLB）CLB排列成阵列，实现组合逻辑和时序逻辑；每一个CLB都连接到一个开关矩阵（SwitchMatrix）上；每一个CLB包含4个相同的逻辑片（Slices）和局部快速反馈连接；每个逻辑片可实现高达9个输入的逻辑函数或者16·1比特的分布存储器。与相邻单元的快速连接CIN开关矩阵逻辑片X0Y1逻辑片X0Y0逻辑片X1Y1逻辑片X1Y0COUTSHIFT

CINCOUTTBUFTBUF（3）通用布线资源开关矩阵IOB开关矩阵IOB开关矩阵IOB开关矩阵

DCM开关矩阵开关矩阵IOB开关矩阵CLB开关矩阵CLB开关矩阵可选择存储块乘法器开关矩阵开关矩阵IOB开关矩阵CLB开关矩阵CLB开关矩阵开关矩阵开关矩阵IOB开关矩阵CLB开关矩阵CLB开关矩阵开关矩阵开关矩阵IOB开关矩阵CLB开关矩阵CLB开关矩阵开关矩阵Virtex

–II中的布线资源24条水平长线24条垂直长线120

条水平六边形连线120

条垂直六边形连线40

条水平双重连线40

条垂直双重连线16

条直接连线（四个方向）8

条快速连接线多结构的布线资源（4）18K比特的存储块提供更加集中的存储器资源；每一个存储块是完全的双端口RAM；可以配置成各种容量的单端口或双端口RAM。（5）专用乘法器嵌入式乘法器模块，可以完成18·18比特有符号数的乘法，乘数为二进制补码形式，输出为36位。可以完成数字信号处理中的乘/累加运算（MAC）。A[17:0]18·18乘法器B[17:0]P[35:0]（6）数字时钟管理器（DCM）DCM可以对时钟的相位和频率进行高精度地控制，包括时钟的去偏移、频率合成和移相等操作；通过使用全数字反馈系统，在操作过程中补偿温度和电压变化对时钟的影响；所有的DCM时钟输出可以同时驱动通用布线资源。XC2V2000管脚分布采用676个管脚的FG676

小间距（Fine-Pitch）BGA封装，其中用户可用的有456个管脚。XC2V2000芯片管脚说明XC2V2000

FPGA的配置配置模式从-串模式主-串模式从-SelectMAP模式主-SelectMAP模式边界扫描JTAG模式（IEEE

1532/IEEE

1149）Virtex-Ⅱ配置模式管脚设置配置模式M2M1M0CCLK方向数据宽度串行DOUT主-串行000OUT1Yes从-串行111IN1Yes主-SelectMAP011OUT8No从-SelectMAP110IN8No边界扫描101N/A1No与配置相关的管脚配置过程的三个处理阶段清除配置存储器；将配置数据装入存储器；激活逻辑。FPGA配置电路时钟电路FPGA四个全局时钟的连接关系晶振频率全局时钟FPGA引脚备注OSC248MHzGCLK2AC14通过S11开关控制四个全局时钟引脚的时钟连接（OFF/ON）：OFF时不提供相应的全局时钟，ON时提供OSC348MHzGCLK1AB1348MHz的时钟。OSC448MHzGCLK3AD14OSC548MHzGCLK0AC13.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片机接口CON21CON20输出数码管(动态8

位)输入0/1控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩展分

析接口Altera

CPLDU42EPM7032AETC44-7电平转换Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF视频扩展4

个LED64M

SDRAMALTERACPLDU11EPM7032以太网DM9000CPLDU22EMP7032触摸屏LCDUSB1.13

个串口NandFlashHPI电平转换电平转换CPLD

U33EMP7032CPLDU22EMP70322.

XC95144XL芯片结构8个功能块，18宏单元/块；144个宏单元，3200个用户可用门；系统频率最高178MHz；最小pin-to-pin延时是5ns

；最多117个用户可用I/O引脚；支持JTAG接口；I/O电压3.3V或5.0V；CMOS

5V

FastFLASH技术。CPLD典型结构IOBCLBPILABPIALABLABLABLABLABIOBIOBIOBIOBIOBIOBFPGACPLDXC95144XL芯片结构XC95144XL芯片封装TQFP的封装图.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片机接口CON21CON20输出数码管(动态8

位)输入0/1控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩