中规模时序正常逻辑使用电路

中规模时序逻辑电路

11寄存器时序逻辑电路寄存器和移位寄存器计数器顺序脉冲发生器分析设计21.1数码寄存器Q3Q2Q1Q0&&&&QQDQQDQQDQQDA0A1A2A3CLR取数脉冲接收脉冲(CP)寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。采用任何一种类型的触发器均可构成寄存器。每个触发器存放一位二进制数或一个逻辑变量，由n个触发器构成的寄存器可存放n位二进制数或n个逻辑变量的值。四位数码寄存器31.2移位寄存器

所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)4根据移位数据的输入－输出方式，又可将它分为四种：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出串行输入－串行输出串行输入－并行输出并行输入－串行输出并行输入－并行输出：5SDQQDQQDQQDQQD&&&&A0A1A2A3RDCLRLOAD移位脉冲CP0串行输出数据预置3210存数脉冲清零脉冲四位并入-串出的左移寄存器初始状态：设A3A2A1A0

＝1011在存数脉冲作用下，Q3Q2Q1Q0

＝1011。D0

＝0D1＝Q0D2＝Q1D3＝Q2QQDQQDQQDQQD移位脉冲CP0串行输出32106D0

＝0D1＝Q0D2＝Q1D3＝Q2QQDQQDQQDQQD移位脉冲CP0串行输出3210101101100110110011001000100000000000000000000000Q3Q2Q1Q0D3D2D1D0设初态Q3Q2Q1Q0

＝1011用波形图表示如下：Q3Q2Q1Q0CP1101001100110000000000017四位串入-串出的左移寄存器：D0

＝LD1＝Q0D2＝Q1D3＝Q2四位串入-串出的右移寄存器：D1＝Q2D2＝Q3D3＝RD0＝Q1QQDQQDQQDQQDCP串行输出3210串行输入QDQQ3DQDQDCP串行输出Q1Q2Q0串行输入双向移位寄存器的构成：只要设置一个控制端S，当S＝0时左移；而当S＝1时右移即可。集成组件电路74LS194就是这样的多功能移位寄存器。8双向移位寄存器9R—右移串行输入L—左移串行输入A、B、C、D—并行输入VCCQAQBQCQDS1S0CPQAQBQCQDCPS1S0CLRLDCBARABCDRLCLRGND74LS194151614131211109123456780111100011011直接清零保持右移(从QD

向QA移动)左移(从QA

向QD移动)并行输入CLRCPS1S0功能101.3寄存器应用举例例：序列发生器用一片74194和适当的逻辑门构成产生序列为的序列发生器。步骤：第一步：序列有多长就用相应的多少个状态Tp来与之对应，根据Tp<=2n来决定移位寄存器的级数（即触发器的个数）第二步：按照循环左移或者右移的规律来确定寄存器的初始状态，和相应的左移或者右移输入端的输入，并列出状态表第三步：状态表推导出反馈函数的逻辑表达式，画出相应电路图11§2计数器的分析2.1计数器的功能和分类1.计数器的作用记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。2.计数器的分类按工作方式分：同步计数器和异步计数器。按功能分：加法计数器、减法计数器和可逆计数器。按计数器的计数容量(或称模数)来分：各种不同的计数器，如二进制计数器、十进制计数器、二－十进制计数器等等。12

1）同步二进制加法计数器设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。二进制加法运算规则：对一个多位二进制而言，最低位每次加1都改变状态，而第i位（除最低位外）仅有当以下各位皆为1时才改变状态

同步二进制计数器是将计数脉冲同时引入到各级触发器，当计数时钟脉冲到来时，各级触发器状态同时发生转换，并且按照二进制的规律增加或减少。同步计数器133位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：14时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。15电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程162）同步二进制减法计数器设计思想：只有当低位向高位借位时（即低位全0时再减1），令高位触发器翻转，计数减1。为此，只要将二进制加法计数器的输出由Q端改为端，便成为同步二进制减法计数器了。173位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：18时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。19电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程203位二进制同步可逆计数器设用X表示加减控制信号，且X＝0时作加计数，X＝1时作减计数，则把二进制同步加法计数器的驱动方程和X相与，把减法计数器的驱动方程和X相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程21电路图224位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。234位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；

D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。241.四位二进制同步计数器74LS16374LS163不但计数方式是同步的，而且它的清零方式也是同步的：即使控制端CLR＝0，清零目的真正实现还需等待下一个时钟脉冲的上升沿到来以后才能够变为现实。这就是“同步清零”的含义。

利用集成功能组件设计计数电路一、中规模计数器组件介绍及其应用2516151413121110123456789QAQDQDQCQBQAQBQCVCCTTPPCPAABBCCDDCLRLOADENABLERC串行进位输出允许允许GND时钟清除输出数据输入置入74LS16374LS163管脚图(1)74LS163的介绍26TPRCABCDQBQCQDQALOADCLR74LS16374LS163功能表1111计数0111X保持1011X保持(RC=0)XX01并行输入XXX0清零PTLOADCLRCP功能

27清除置入ABCD时钟允许P允许TQAQBQCQD串行进位输出输出数据输入28例1：用一片74LS163构成六进制计数器。QDQCQBQA000000010010001101000101六个稳态准备清零：使CLR＝0TPRCABCDQBQCQDQALOADCLR74LS163&+5VCP(2)74LS163的应用29在QDQCQBQA

＝0110时立即清零。比较用74LS160与用74LS163构成六进制计数器:在QDQCQBQA

＝0101时准备清零。TPRCABCDQBQCQDQALOADCLR74LS163&+5VCP30例2：用74LS163构成二十四进制计数器。(1).需要两片74LS163；(2).为了提高运算速度，使用同步计数方式。TPRCABCDQBQCQDQALOADCLR74LS163TPRCABCDQBQCQDQALOADCLR74LS163+5V+5V,,,,CPCLR

应该在QDQCQBQAQDQCQB