时序逻辑电路的分析

6.1时序逻辑电路的分析6.1.1时序逻辑电路的分析步骤6.1.2存放器、移位存放器6.1.3同步计数器6.1.4异步计数器6.1.1时序逻辑电路的分析步骤1.根据给定的时序逻辑电路，写出存储电路〔如触发器〕的驱动方程〔输入信号的逻辑表达式〕。

2.写出存储电路的状态转移方程，并根据输出电路，写出输出函数表达式。

3.由状态转移方程和输出函数表达式，列出状态转移表，或画出状态转移图。4.画工作波形图〔时序图〕。

5.归纳时序逻辑电路的逻辑功能。1J1K1Q1Q1C1&1J1K2Q2Q2C1&1J1K3Q3Q3C1&&&图6-1-1例6-1逻辑图CPZ

例6-1分析如图6-2-1所示的同步时序逻辑电路。解(1)写出各级触发器的驱动方程〔鼓励函数〕

(2)

根据驱动方程和触发器特征方程，写出各级触发器的状态转移方程；写出输出表达式。状态转移方程：输出方程：各触发器在驱动方程和时钟的驱动下的状态转移情况，就是电路的状态转移情况，分析时序电路的逻辑功能，就是要从电路的状态转移情况中找出变化的规律，进行归纳和总结。

(3)

列写状态转移表，画出状态转移图001011010000101110111100/0/1/0/0/0/1/0/0Q3Q2Q1/Z图6-1-2例6-1电路状态转移图00

0

11

0

011

0

01

1

1偏离状态10

0

01

0

1501

0

11

1

0401

1

00

1

0300

1

00

1

1200

1

10

0

1100

0

10

0

00Z序号表6-1-1例6-1状态转移表

(4)画工作波形图

(5)功能归纳每经过６个脉冲，电路状态循环一次，且输出一个高电平。该时序逻辑电路是6分频器。Q3ZCP图6-1-3例6-1工作波形Q2Q100000001001100101010110100001D4Q4C11DQQC1D1存数指令图6-1-41位数存放单元D4图6-1-54位数码存放器1D1Q1C1D11D2Q2C1D21D3Q3C1D3CP１．数码存放器数码存放器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码存放器电路。图6-1-4和图6-1-5分别为由D触发器构成的1位和4位数码存放器。6.1.2存放器、移位存放器图6-1-6左移移位存放器1D4Q4C11D3Q3C11D2Q2C11D1Q1C1vI移存脉冲CP２．移位存放器具有移位〔左移、右移、双向〕功能的存放器。在移存脉冲的作用下，第i-1级触发器的状态存入到第i级触发器，实现了数码向左逐位移存。1D4C1&&≥11D3C1&&≥11D2C1&&≥11D1Q4Q3Q2Q1C1&&≥11移存脉冲CP右移输入A控制M左移输入B图6-1-7双向移位存放器M=0：左移；M=1：右移1D4Q4C1图6-1-8五单位信息串－并行转换逻辑图1D1Q1C11D2Q2C11D3Q3C11D5Q5C1&&&&&D5D4D3D2D1移存脉冲CP串行输入并行输出指令

(1)

实现数码串－并行转换

a.

串行转换成并行所谓五单位信息，是由５位二进制数码组成一个信息的代码。电路中的移存脉冲与代码的码元同步，并行读出脉冲必须在经过５个移存脉冲后出现，并且与移存脉冲出现的时间互相错开。假设串行输入五单位数码为〔10011〕〔左边先入〕。在移存脉冲作用下，５位移位存放器的状态变化情况如下：10011并出100115－10014－－1003－－－102－－－－11－－－－－0Q5Q4Q3Q2Q1序号表6-1-2串－并行转换波状态表100111001D5D4D3D2D1图6-1-9串－并行转换波形举例并行输出移存脉冲Q1Q2Q3Q4Q5

b.并行转换成串行1D1C11D21D31D4Q1Q2Q3Q4CP图6-1-10并入串出逻辑图&DI1&1&&&&&1D5Q5&&RDDI2DI3DI4DI5并行取样MRC1RC1RC1RC1R串出序号Q1Q2Q3Q4Q5000000清零111001并入201100串出300110400011500001610101并入701010串出8001019000101000001表6-1-3五单位数码并行转换成串行的状态转移情况清零→取样〔并入〕→串出→取样〔并入〕→串出······0001Q1Q2Q3Q4Q5图6-1-11并－串转换波形举例12345678910D11D12D13D14D151001111011CP并行取样RD0101并行取样脉冲与移存脉冲之间必须满足关系：其中fCP为移存脉冲频率，fSA为并行取样脉冲频率，n为触发器个数。并行取样脉冲的宽度应大于移存脉冲的宽度。(2)移位存放器用于脉冲节拍延迟当移位存放器串行输入、串行输出时，输出信号比输入信号延迟了n个移存脉冲周期，起到了节拍延迟的作用。延迟时间为(4)移位存放器实现乘法或除法运算。100二进制数４1000

二进制数８左移补零，乘以２其中TCP为移存脉冲的周期，n为移存器的位数。(3)移位存放器还可构成计数分频电路、序列信号发生器等。３．集成移位存放器例6-2分析图6-1-13所示4位右移移位存放器电路。解根据D触发器的状态方程和鼓励函数，可以写出：此时的串行数据由Q0端输入，取决于J和K端的取值情况。CRSH/LDCPJKD0D1D2D3Q0Q1Q2Q3Q30××××××××0000110↑××d0d1d2d3d0d1d2d3d311↑01××××11↑00××××011↑10××××11↑11××××1110××××××表6-1-4图6-2-13所示电路功能表同步置数JKD0D1D2D3SH/LDCPCRQ3Q3Q2Q1Q02,3D2,3D1,3K1,3JC3/1→M2[LOAD]M1[SHIFT]RSRG4图6-1-14

CT54S195/74S195逻辑符号JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0→ⅠSRG4图6-1-15

7位串行－并行转换器Q3Q2Q1Q0JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0→ⅡSRG4Q6Q5Q4串行输入DI01●CPCR并行输出

(1)

串行－并行转换Q7标志码CP↑D00111111→······D6D5D4D3D2D1D00→Q0～Q7：清零00000000

→取样操作：6CP↑移存并出CP↑D00111111→···取样演示JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0→ⅠSRG4图6-1-16

7位并行－串行转换器JD0D1D2D3CPSH/LDCRKQ3Q3Q2Q1Q0→ⅡSRG40●CPCR串行输出&1&G1G2启动DI0DI1DI2DI3DI4DI5DI6

(2)

并行－串行转换A12345678910CP启动DI6串行输出DI5DI4DI3DI2DI1DI0ADI6DI5DI4启动、取样移存、串出取样移存、串出演示CRM1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q3功能0×××××××××0000清零1××0××××××不工作111↑××d0d1d2d3d0d1d2d3取样101↑×1××××1右移101↑×0××××0右移110↑1×××××1左移110↑0×××××0左移100×××××××保持表6-1-5

CT54194/CT74194功能表集成4位双向移位存放器CT54194/CT74194

DSL为左移串行数据输入端；DSR为右移串行数据输入端；

M1、M0为工作方式控制端。概念：对时钟脉冲的个数进行计数。原理：触发器具有记忆功能，存储１位二进制数。应用：定时、分频和执行数字运算等。分类：根据计数脉冲引入的方式分为：同步和异步计数器；根据计数过程中数字的增减趋势分为：加法、减法和可逆计数器；根据计数器计数模值〔数制〕不同分为：二进制和非二进制计数器。同步计数器是将计数脉冲同时引入到各级触发器，当输入计数脉冲触发时，各级触发器的状态同时发生转移。6.1.3同步计数器1Q1C11J1K2Q2C1R&1J1K3Q3C1&R&1J1K4Q4C1&R1J1KR&ZCPRD●●●图6-1-17同步二进制加法计数器１．同步二进制计数器根据各触发器的输入鼓励和特征方程，写出状态转移方程和输出方程：序号原状态[S(t)]次态[N(t)]输出ZQ4Q3Q2Q1Q4Q3Q2Q10000000010100010010020010001103001101000401000101050101011006011001110701111000081000100109100110100101010101101110111100012110011010131101111001411101111015111100001表6-1-6

4位二进制加法计数器状态转移表由状态转移表可以看出：每输入16个计数脉冲，计数器状态循环一次，输出端输出一个脉冲〔模16计数器〕；计数器完成的是加法〔递增〕计数功能，Z为计数器的进位输出信号。由状态转移表还可看出：最低位触发器每输入一个脉冲翻转一次；其它各触发器都是在所有低位触发器状态全为1时，在下一个时钟脉冲的触发沿到来时状态改变一次。CPM1J1K1Q1Q1C1&&&1J1K2Q2Q2C1&&&1J1K3Q3Q3C11图6-1-18

3位同步二进制加/减计数器假设M=1，进行加法计数；假设M=0，进行减法计数。

区别：加法计数时，高位触发器输入信号由所有低位触发器Q端引出；减法计数时，高位触发器输入信号由所有低位触发器Q端引出。1Q1C11J1K2Q2C1R&1J1K3Q3C1&R&1J1K4Q4C1R1J1KR&ZCPRD●●图6-1-19同步二－十进制加法计数器&Q4２．同步二－十进制计数器输出方程：驱动方程状态转移方程序号原状态[S(t)]次态[N(t)]输出ZS(t)代表的十进制数码Q4Q3Q2Q1Q4Q3Q2Q100000000100100010010012001000110230011010003401000101045010101100560110011106701111000078100010010891001000019偏离态101010110101101001110011010110101001111011110111100001表6-1-7同步二－十进制加法计数器状态转移表无效状态，正常工作时不会出现。01111000100100100001000001010110/0/0/0/0/0/0/0/1Q4Q3Q2Q1/Z图6-1-20同步二－十进制加法计数器状态转移图0011/00100/0101111011010110011101111/0/1/0/1/1/0有效状态偏离状态假设计数器受到某种干扰，错误地进入到偏离状态后，计数器在时钟脉冲的驱动下能够自动回到有效状态的特性，称为具有自启动特性。根据状态转移表作状态转移图。CPQ1Q2Q3Q4Z图6-1-21同步二－十进制加法计数器工作波形CTRDIVm……图6-1-22循环长度〔模〕为m的计数器通用符号10由图可知：输出信号Z是十进制计数器的进位信号，而输出信号的周期为计数脉冲CP周期的10倍，因此输出信号也可以视为计数脉冲CP的十分频信号。模10〔十进制〕计数器也可看作是十分频器。根据状态转移表〔图〕或状态转移方程作工作波形图。输入输出CRLDCTTCTPCPD0D1D2D3Q0Q1Q2Q30××××××××000010××↑d0d1d2d3d0d1d2d31111↑××××计数1101×××××触发器保持，CO=01110×××××保持表6-1-9

CT54161/CT74161(CT54160/CT74160)功能表３．集成同步计数器

(1)CT54161/CT74161(CT54160/CT74160)由表可见，该计数器具有：异步清零、同步置数、同步计数、保持功能。逻辑图CTRDIV16CT=0M1M2G3G4C5/2,3,4+┐3CT=15D0Q0LDCPCRCTTCTPCO1,5D[1][2][4][8]图6-1-24

CT54/74161逻辑符号

CT54161/CT74161(CT54160/CT74160)具有异步清零的功能，具有同步清零功能的计数器有：4位二进制同步计数器CT54163/CT74163、CT54S163/CT74S163等。Q1Q2Q3D1D2D3输入输出CRLDCPUCPDD0D1D2D3Q0Q1Q2Q31×××××××000000××d0d1d2d3d0d1d2d301↑1××××加法计数011↑××××减法计数0111××××保持表6-1-10同步加/减计数器(双时钟)功能表

(2)

双时钟加/减计数器CT54193/CT74193减法计数脉冲加法计数脉冲异步置数控制信号，低电平有效异步清零信号，高电平有效保持××××××11减法计数××××↑101加法计数××××↑001d3d2d1d0d3d2d1d0×××0Q3Q2Q1Q0D3D2D1D0CPU/DCTLD输出输入表6-1-11同步加/减计数器功能表

(3)

4位二进制同步加/减计数器加/减计数方式控制信号计数控制信号，低电平有效异步置数控制信号，低电平有效CTRDIV16

CT54/74161Q0Q1Q2Q3LDCTP图6-1-25

CT54/74161构成12位二进制加法计数器ⅠCOCTTCP1248CTRDIV16

CT54/74161Q4Q5Q6Q7LDCTPⅡCOCTTCP1248CTRDIV16

CT54/74161Q8Q9Q10Q11LDCTPⅢCOCTTCP12481CP

(4)

集成计数器功能扩展对于某一片计数器，只有当所有的低位片都计满〔状态循环一周〕并输出为1时，才计入一个计数脉冲。异步计数器中的各级触发器的时钟脉冲，不一定都是计数输入脉冲，各级触发器的状态转移不是在同一时钟作用下同时发生的。所以，在分析异步计数器时，必须注意各级触发器的时钟信号。图6-1-26

4位二进制异步计数器1T1Q1C1CP1T2Q2C11T3Q3C11T4Q4C1RD

例6-3分析图6-1-26所示的异步计数器电路。6.1.4

异步计数器解确定各级触发器的输入鼓励和时钟信号，写出状态转移方程。各级触发器的时钟信号。

根据状态转移方程列状态转移表。序号原状态[S(t)]次态[N(t)]Q4Q3Q2Q1Q4Q3Q2Q1000000001100010010200100011300110100401000101501010110601100111701111000810001001910011010101010101111101111001211001101131101111014111011111511110000表6-1-12

4位二进制异步计数器状态转移表

特点：最低位触发器，来一个脉冲翻转一次；其他触发器在所有相邻低位触发器由1变0时，翻转一次。异步计数器的工作特点：１．电路结构简单；以4位二进制异步计数器为例，当各级触发器状态处于1111时，在下一个计数脉冲的作用下，各级触发器状态依次由1变0。在这个过程中，计数器状态由1111变为0000所需要的时间为4倍的触发器延迟时间，这就要求在这段时间内不能出现下一个时钟脉冲，否那么将使计数器状态出现混乱。因此，异步计数器对计数脉冲的频率有严格的要求。２．工作速度慢。随着位数的增加，计数器从受时钟触发到稳定状态的建立，时延也大大增加。1Q1C11J1KRCPRD2Q2C11J1KR3Q3C11J1KR&&&图6-1-27例6-4逻辑电路

例6-4分析图6-1-27所示的异步计数器电路。解根据电路写出各级触发器的鼓励方程及时钟信号。根据鼓励方程写出各级触发器的状态转移方程：111011000111010101偏离状态00000140011103110010201010011000000Q1Q2Q3Q1Q2Q3N(t)S(t)序号表6-1-13例6-4状态转移表CPQ1Q2Q3CP3CP2CP1图6-1-28例6-4工作波形根据状态转移方程作状态转移表和工作波形图：000001010100011101110111图6-1-29例6-4状态转移图经分析可知：该计数器电路有５个有效序列产生循环，偏离态能自动转移到有效序列中，故该电路是一个具有自启动特性的模５异步计数器。根据状态转移表作状态转移图。异步计数器的分析与同步计数器分析的方法、步骤是相同的，只是由于异步计数器各级触发器的时钟不同，在作状态转移方程和状态转移表时，必须考虑各级触发器的触发信号，因此，比同步计数器的分析略为复杂。图6-1-30十进制异步计数器SQT(11)CP1(13)R0B1JQC1R&RQT&R1JQC1&R1KSFF0FF1FF2FF3&&(12)R0A(10)CP0(1)S9A(3)S9BQ0(9)Q1(5)Q2(4)Q3(8)集成异步计数器

(1)

十进制异步计数器CT54LS290/CT74LS290

CP0作用于触发器FF0，完成二分频；CP1作用于触发器FF1、FF2、FF3构成的五分频计数器。输入输出R0AR0BS9AS9BCPQ3Q2Q1Q0110××000011×0×00000×11×1001×011×1001×0×0↓计数×00×↓0××0↓0×0×↓表6-1-14

CT54LS290功能表置0输入端，高电平有效置9输入端，高电平有效4个信号综合作用才能完成相应的功能。1001000111100110101000101100010010000000Q0Q1Q2Q3表6-1-15

8421BCD计数如果计数脉冲由CP0输入，Q0接CP1端，则按8421BCD码进行十进制计数。0011110101011001000100101100010010000000Q0Q1Q2Q3表6-1-16

5421BCD计数如果计数脉冲由CP1输入，Q3接CP0端，则按5421BCD码进行十进制计数。输入输出CRCT/LDCPD0D1D2D3Q0Q1Q2Q30××××××000010×d0d1d2d3d0d1d2d311↓××××加法计数表6-1-17

CT54196功能表

(2)CT54196/CT74196异步清零输入端，低电平有效计数控制端/异步置数控制端时序逻辑电路分析的根本思路逻辑功能输出方程各触发器状态方程状态转移图状态转移表工作波形图电路状态及电路输出各触发器激励方程时钟信号异步逻辑电路1DRC1&≥1&&1DRC11DRC1Q3(12)Q3(11)1DRC1&≥1&&≥1&&≥1&1111(2)J(3)K(4)D0(5)D1(6)D2(7)D3(9)SH/LD(10)CP(1)CRQ2(13)Q1(14)Q0(15)图6-1-134位移位存放器逻辑图返回&1J1KQ0(14)C1&R≥1&&&1J1KC1&R≥1&&&&1J1KC1&R≥1&&&&1J1KC1&R≥1&&&&&111Q1(13)Q2(12)Q3(11)CO(15)(9)LD(3)D0(4)D1(2)CP(5)D2(6)D3(1)CR(7)CTP(10)CTT图6-1-234位二进制同步计数器〔CT54161/CT74161〕返回6.2时序逻辑电路的设计6.2.1同步时序逻辑电路设计的一般步骤6.2.2采用小规模集成器件设计同步计数器6.2.3采用小规模集成器件设计异步计数器6.2.4采用中规模集成器件实现任意模值计数〔分频〕器6.2.4

采用中规模集成器件实现任意模值计数(分频)器应用N进制中规模集成器件实现任意模值M(M<N)计数分频器时，主要是从N进制计数器的状态转移表中跳跃(N－M)个状态，从而得到M个状态转移的M计数分频器。１．利用去除端复位法当中规模N进制计数器从S0状态开始计数时，计数脉冲输入M个脉冲后，N进制计数器处于SM状态。如果利用SM状态产生一个去除信号，加到去除端，使计数器返回到S0状态，这样就跳跃了(N－M)个状态，从而实现模值为M的计数分频。

例6-9

利用４位二进制同步计数器实现模10计数分频。解模10计数分频要求在输入10个脉冲后返回到0000，且输出一个脉冲。４位二进制同步计数器共有16个状态，因此需要在计数器的根底上增加判别和清零信号产生电路。当电路状态为1010时，产生清零信号，使得计数器清零，回到0000状态。CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0&&&G1vO1G2G3QQZ图6-2-20例6-9逻辑图判别电路清零信号产生电路当第10个脉冲上升沿输入后，计数器状态为1010，vO1=0，使得触发器Q端为0，从而将计数器清零。当计数脉冲下降沿到达后，Q端变为1，清零信号被撤除，且Z端输出一个脉冲。CPQ0Q1Q2Q3vO1图6-2-21例6-9时序图10987654321CR(Q)电路的工作时序：触发器置0计数器清0清0信号被撤除，Z端输出一个进位脉冲触发器保持

思考：为什么不用vO1直接加到计数器清零端，而要采用触发器作为清零信号产生电路？

思考题解答：

将vO1直接加到计数器清零端是可以实现清零的。但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。采用触发器后，Q端输出的清零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。去除端复位法归纳：这种方法比较简单，复位信号的产生电路是一种固定的结构形式。只需将计数模值M的二进制代码中1的输出连接至判别电路的输入端，即可实现模值为M的计数分频。这种方法对于分频比要求较大的情况下，应用更加方便。思考：假设计数器为同步清零，该如何处理？演示CTRDIV10

CT54/74160LDCTP图6-2-22采用3片CT54/74160同步二-十进制计数器构成853计数分频电路ⅠCOCTT+CP8421CTRDIV10

CT54/74160LDCTPⅡCOCTT8421CTRDIV10

CT54/74160LDCTPⅢCOCTT84211CP+CP+CPCRCRCR&&&G3G2G1Q●÷853个位十位百位３５８２．利用置入控制端的置位法利用中规模集成器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数跳跃(N－M)个状态，实现模值为M的计数分频。

例6-10

应用４位二进制同步计数器CT54161，实现模10计数分频。解CT54161共有16个状态，因此要跳跃(16-10)=6个状态。假设以计数器满值输出CO作为置入控制信号，由于该计数器为同步置数，所以数据输入端D3～D0应接数据为0110(6)。CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D01图6-2-23例6-10电路结构84210110CO●11119011181011700116110150101410013000121110101100Q0Q1Q2Q3序号表6-2-12图6-2-23所示电路状态转移表状态转移情况：归纳：①该置位预置方法中的电路结构是一种固定结构。②如果需要改变模值M，只要改变置数输入端D3～D0的输入数据为(2n-M)的二进制代码。③该种方法的计数顺序不是从0000开始的，所跳跃的状态是从0000开始跳跃的。置数演示11111101111010119001181101701016100150001411103011021置数010100000Q0Q1Q2Q3序号表6-2-13图6-2-24所示电路状态转移表CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0≥1图6-2-24例6-11电路结构之一84210101CO●

例6-11应用４位二进制同步计数器CT54161，实现模12计数分频，要求计数器从0000开始计数。解1

根据要求，置入控制信号应由全0判别电路产生。结论：置入端输入的数据应为(2n-M+1)的二进制代码。11111101111010119001181置数101700016111050110410103001021置数100100000Q0Q1Q2Q3序号表6-2-14图6-2-25所示电路状态转移表CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0≥1图6-2-25例6-11电路结构之二8421011CO●÷12解2

采用图6-2-25所示电路结构，在Q3～Q0输出端可得到方波信号。D2D1D0的并行输入数据为的二进制代码。CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D0图6-2-26利用CT54161/74161实现模6的计数分频8421110CO●÷6(a)模６计数Q3Q2Q1Q000000110置数011110001110置数1111表6-2-15图6-2-26所示电路状态转移表其他置位方案：〔一〕图6-2-26利用CT54161/74161实现模10的计数分频CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D08421100CO●÷10模10计数Q3Q2Q1Q000000100置数01010110011110001100置数110111101111表6-2-15图6-2-26所示电路状态转移表其他置位方案：〔二〕图6-2-26利用CT54161/74161实现模12的计数分频CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D0842110CO●÷12表6-2-15图6-2-26所示电路状态转移表模12计数Q3Q2Q1Q000000010置数001101000110置数011110001010置数101111001110置数1111其他置位方案：〔三〕JD0D1D2D3C→SH/LDCRKQ3Q3Q2Q1Q0SRG4

CT54/74195图6-2-27移位寄存器构成环形计数器1CP1011启动３．用集成移位存放器实现任意模值M的计数分频移位存放器的状态转移是按移存规律进行的，因此构成任意模值计数分频器的状态转移必然符合移存规律，一般称为移存型计数器。常用移存型计数器有环形计数器和扭环计数器。0111101111011110Q3Q2Q1Q0表6-2-16环形计数

(1)环形计数器的构成：11110111001100010000100011001110Q3Q2Q1Q0表6-2-17扭环计数JD0D1D2D3C→SH/LDCRKQ3Q3Q2Q1Q0SRG4

CT54/74195移位存放器构成扭环计数器1CP1011启动

(2)扭环计数器的构成：JD0D1D2D3C→SH/LDCRKQ3Q3Q2Q1Q0SRG4

CT54/74195图6-2-28移位存放器构成模12计数器CP10&●例6-12用4位移位存放器CT54195，实现模12同步计数。解电路构成如图6-3-28000001110111011101110111011101110110011011100110011001100110010001010101010111010101010100010011000100010000Q0Q1Q2Q3Q0Q1Q2Q3N(t)SH/LDS(t)表6-2-18例6-12状态转移表计数模值D3D2D1D0151110141100131000120000110001100010901018101070100610015001140110311012101110111表6-2-19不同模值输入数据如果构成其余不同模值时，只需改变并行输入数据即可，其他结构不变。JD0D1D2D3C→SH/LDCRKQ3Q3Q2Q1Q0SRG4

CT54/74195图6-2-29程序计数分频器CP0JD0D1D2D3C→SH/LDCRKQ3Q3Q2Q1Q0SRG4

CT54/74195BIN/OCT76543210210CBACR输出ⅢⅡⅠ输出CP12345678应用移位存放器和译码器可以构成程序计数分频器，其分频比由译码器输入信号决定。表6-2-9例6-8状态转移表序号Z(t)N(t)S(t)1000010019010010001800001111070111001106000000000000543210001110101010010001110011001000101000100000返回6.3序列信号发生器6.3.1

设计给定序列信号的产生电路6.3.2根据序列循环长度M的要求设计发生器电路6.3.1

设计给定序列信号的产生电路序列信号：在每个循环周期中，1和0数码按一定的规那么顺序排列的一种串行周期性信号。１．移存型序列信号发生器

序列信号发生器：产生序列信号的电路。根本思路：采用移位存放器作为主要存储部件。将给定长度为M的序列信号，按移存规律组成M个状态组合，完成状态转移，然后求出移位存放器的串行输入鼓励函数，即构成该序列信号的产生电路。

主要应用：作为数字系统的同步信号，或作为地址码等。1100011000···序列信号：

例6-13设计产生序列信号11000、11000···的发生器电路。解依题意，序列的循环长度为M=5，因此确定移位存放器的位数为n=3，依次取3位序列码元，构成5个状态的循环。11041003000200110110Q1Q2Q3序号表6-3-1例6-13状态转移表由于状态转移符合移存规律，因此只需设计第１级的鼓励信号。通常采用D触发器构成移位存放器，由卡诺图得：100100001111001图6-3-1例6-13卡诺图110011100001000010101111有效状态图6-3-2例6-13状态转移图检查自启动特性。根据鼓励方程和移存规律，求得偏离态的状态转移，得到状态转移图。由状态转移图可见，该发生器电路具有自启动特性。1D1Q1C1R1D2Q2Q2C1S1D3Q3C1S&CP预置图6-3-3例6-13逻辑图

作发生器电路逻辑图。必须指出，根据给定的序列信号列状态转移表时，可能出现同一状态的下一状态发生两种不同的转移情况，在没有外加控制信号的条件下，是无法实现的。只有通过增加位数n直至得到M个独立状态构成循环为止。增加的位数越多，偏离态也越多，电路越不节省，工作越不可靠。２．计数型序列信号发生器根本思路：在同步计数器的根底上增加输出组合电路。

例6-14设计产生序列1111000100、1111000100、···的计数型序列信号发生器电路。01001000011111000110010100001011100101001100010000FQ0Q1Q2Q3表6-3-2例6-14输出真值表由于给定序列长度为M=10，因此选用一个模10同步计数器如CT54160。令其状态转移过程中，每一状态稳定时，输出符合给定序列要求的信号，得出真值表。10010000011110000111101110图6-3-4例6-14输出卡诺图经卡诺图化简得到输出表达式。根据输出方程得到逻辑电路。CTRDIV16

CT54/74161LDCTPCTT+CP1CPCR8421CO1&1&&F图6-3-5例6-14计数型序列信号发生器电路

注意：采用中规模器件设计电路时，必须给器件的所有控制端提供必要的信号，使之能够正常工作，如图中的CTP等。对于计数型序列信号发生器电路，在同一计数器根底上，加上不同的输出电路，可以得到循环长度相同的多组序列信号输出，但是由于输出是组合电路，因此在输出的序列中有可能产生“冒险〞的毛刺。异或网络1D1Q1C11D2Q2C11Dn－1Qn-1C11DnQnC1c1c2cn-1cnCPf图6-3-6最长线性序列信号发生器一般结构6.3.2

根据序列循环长度M的要求设计发生器电路１．最长线性序列信号〔M=2n-1长度的序列〕发生器根本思路：在n位移位存放器的根底上，加上异或反响电路构成。1D1Q1C1S1D2Q2C1S1D3C1=1CP图6-3-7

M=15的序列信号发生器SS1D4C1SQ3Q4SD当ci=1时，表示第i级触发器输出参与反响，否那么不参与反响。例如，c4=1，c3=1，其余为0，那么当初始状态为1111时，在时钟CP作用下，Q4端输出序列为，循环长度为24-1=15。nfnfnfnf111414,13,11,92727,26,25,224040,37,36,3522,11515,142828,254141,3833,21616,14,13,112929,274242,41,40,39,38,3744,31717,143030,29,26,244343,40,39,3755,31818,17,16,133131,284444,42,39,3866,51919,18,17,143232,31,30,29,27,254545,44,42,4177,62020,173333,32,29,274646,45,44,43,41,3688,6,5,42121,193434,33,32,29,28,274747,4299,52222,213535,334848,47,46,44,43,411010,72323,183636,35,34,32,31,304949,45,44,431111,92424,23,21,203737,36,35,34,33,325050,48,47,461212,11,8,62525,223838,37,33,321313,12,10,92626,25,24,203939,35表6-3-3最长线性序列反响函数对于n位移位存放器产生2n-1长度的最长线性序列的反响函数，可查表得到参与反响的触发器的号码〔f〕。注意：最长线性序列信号发生器一共有2n-1个有效状态，全0状态是偏离态。且由于反响网络是异或结构，当各级触发器处于0态时，输出f=0，故不具备自启动特性。修改D1的鼓励函数，使之能够自启动的一般形式为：例如图6-3-7电路中，修改鼓励为：那么可得到具有自启动特性的循环长度为15的序列信号发生器，其电路图如图6-3-8所示。1D1Q1C1S1D2Q2C1S1D3C1CP图6-3-8具有自启动特性M=15的序列信号发生器SS1D4C1SQ3Q4SDQ1Q2Q3Q4&&&&15973116131051412812401111111011001000000000010010010010010011011011011010010110110111图6-3-9

M=15状态转移图

具有自启动特性M=15的序列信号发生器状态转移图。Q4Q3Q2Q1２．M≠2n-1任意长度的序列信号发生器根本思路：在2n-1最长线性序列信号发生器的根底上，修改其第１级的鼓励函数。

(1)循环长度M=2n的序列信号发生器在循环长度为2n-1最长线性序列中，全0状态为偏离态，现要求M=2n，只需将全0状态插入到有效序列中成为有效状态即可。根据移存规律，全0状态的前一状态必定是100···0；下一状态为00···01；其余状态转移按正常线性反响进行。因此，可以将2n-1的反响函数改为

(2)循环长度M＜2n-1的序列信号发生器必须在2n-1个有效状态中跳过(2n-1)-M个状态，形成M个有效状态，且符合移存规律。例如要求M=10，那么如图6-3-9中虚线所示，从状态③(0011)跳过5个状态，转移到状态⑦(0111)，这样既跳过了5个状态，又符合移存规律。15973116131051412812401111111011001000000000010010010010010011011011011010010110110111图6-3-9

M=15状态转移图Q4Q3Q2Q1因此，初始状态为1111时，由Q4输出的M=10的序列应从2n-1的线性序列111100010011010中扣除掉5个码元“01011〞，成为1100010011序列输出。显然，“0011〞为起跳状态，黄颜色的数码为扣除掉的码元。找到起跳状态以后，即可修改反响函数来设计电路：增加自启动功能后，反响函数为：寻找起跳状态的常用方法：①根据M长度的要求，确定位数n，查表得到反响函数f，从而得到2n-1长度的线性序列Ⅰ；②将序列Ⅰ向左移(2n-1-M)位，得到序列Ⅱ；③将序列Ⅰ、Ⅱ进行异或运算，得到序列Ⅲ；④在序列Ⅲ中找到100···0(n-1个连0)的码组，其对应位置序列Ⅰ中的n位码就是起跳状态。

例6-15设计M=10的序列信号发生器。解第一步确定移位存放器的位数n。M=10，那么n=4。第二步查表得反馈函数。第三步寻找起跳状态。可见，起跳状态为0011。第四步修改反响函数，并使之具有自启动特性。1D1Q1C1S1D2Q2C1S1D3C1CP图6-3-10例6-15逻辑图SS1D4C1SQ3Q4SDQ1Q2Q3Q4&&&&&根据反响函数画电路图。1514128173942115101360图6-3-11例6-15状态转移图由状态转移图可见，循环长度为M的序列信号发生器，实质上也是一个模值为M的移存型计数器。注意：由于时序逻辑电路通常包括组合电路和存储电路两局部，所以时序逻辑电路也存在竞争－冒险现象。一方面是组合电路逻辑冒险产生的尖峰脉冲。另一方面是如果触发器的鼓励和时钟脉冲同时改变时，而时间上配合不当，也会导致触发器误动作。一般情况下，存储电路的竞争－冒险现象仅存在于异步时序电路中。7.1多谐振荡器7.2单稳态触发器7.3施密特触发器退出第7章脉冲信号的产生与整形

7.1多谐振荡器7.1.1由门电路构成的多谐振荡器7.1.2由555定时器构成的多谐振荡器7.1.3多谐振荡器的应用退出7.1.1由门电路构成的多谐振荡器能产生矩形脉冲的自激振荡电路叫做多谐振荡器。1、RC环形多谐振荡器在t1时刻，ui1〔uo〕由0变为1，于是uo1〔ui2〕由1变为0，uo2由0变为1。由于电容电压不能跃变，故ui3必定跟随ui2发生负跳变。这个低电平保持uo为1，以维持已进入的这个暂稳态。在这个暂稳态期间，uo2〔高电平〕通过电阻R对电容C充电，使ui3逐渐上升。在t2时刻，ui3上升到门电路的阈值电压UT，使uo〔ui1〕由1变为0，uo1〔ui2〕由0变为1，uo2由1变为0。同样由于电容电压不能跃变，故ui3跟随ui2发生正跳变。这个高电平保持uo为0。至此，第一个暂稳态结束，电路进入第二个暂稳态。第一暂稳态及其自动翻转的工作过程第二暂稳态及其自动翻转的工作过程在t2时刻，uo2变为低电平，电容C开始通过电阻R放电。随着放电的进行，ui3逐渐下降。在t3时刻，ui3下降到UT，使uo〔ui1〕又由0变为1，第二个暂稳态结束，电路返回到第一个暂稳态，又开始重复前面的过程。2、CMOS多谐振荡器在t1时刻，uo由0变为1，由于电容电压不能跃变，故ui1必定跟随uo发生正跳变，于是ui2〔uo1〕由1变为0。这个低电平保持uo为1，以维持已进入的这个暂稳态。在这个暂稳态期间，电容C通过电阻R放电，使ui1逐渐下降。在t2时刻，ui1上升到门电路的开启电压UT，使uo1〔ui2〕由0变为1，uo由1变为0。同样由于电容电压不能跃变，故ui1跟随uo发生负跳变，于是ui2〔uo1〕由0变为1。这个高电平保持uo为0。至此，第一个暂稳态结束，电路进入第二个暂稳态。第一暂稳态及其自动翻转的工作过程第二暂稳态及其自动翻转的工作过程在t2时刻，uo1变为高电平，这个高电平通过电阻R对电容C充电。随着放电的进行，ui1逐渐上升。在t3时刻，ui1上升到UT，使uo〔ui1〕又由0变为1，第二个暂稳态结束，电路返回到第一个暂稳态，又开始重复前面的过程。3、石英晶体多谐振荡器电阻R1、R2的作用是保证两个反相器在静态时都能工作在线性放大区。对TTL反相器，常取R1＝R2＝R＝0.7kΩ～2kΩ，而对于CMOS门，那么常取R1＝R2＝R＝10kΩ～100kΩ；C1＝C2＝C是耦合电容，它们的容抗在石英晶体谐振频率f0时可以忽略不计；石英晶体构成选频环节。振荡频率等于石英晶体的谐振频率f0。7.1.2由555定时器构成的多谐振荡器1、555定时器低电平触发端高电平触发端电压控制端复位端低电平有效放电端7.5～16V001①R=0时，Q=1，uo=0，T导通。①R=0时，Q=1，uo=0，T饱和导通。②R=1、UTH＞2VCC/3、UTR＞VCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。＞2VCC/3＞VCC/300011①R=0时，Q=1，uo=0，T饱和导通。②R=1、UTH＞2VCC/3、UTR＞VCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。＜2VCC/3＞VCC/310011③R=1、UTH＜2VCC/3、UTR＞VCC/3时，C1=1、C2=1，Q、Q不变，uo不变，T状态不变。110①R=0时，Q=1，uo=0，T饱和导通。②R=1、UTH＞2VCC/3、UTR＞VCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。＜2VCC/3＜VCC/311100③R=1、UTH＜2VCC/3、UTR＞VCC/3时，C1=1、C2=1，Q、Q不变，uo不变，T状态不变。④R=1、UTH＜2VCC/3、UTR＜VCC/3时，C1=1、C2=0，Q=0、Q=1，uo=1，T截止。2、由555定时器构成的多谐振荡器接通VCC后，VCC经R1和R2对C充电。当uc上升到2VCC/3时，uo=0，T导通，C通过R2和T放电，uc下降。当uc下降到VCC/3时，uo又由0变为1，T截止，VCC又经R1和R2对C充电。如此重复上述过程，在输出端uo产生了连续的矩形脉冲。7.1.3多谐振荡器的应用秒信号发生器多谐振荡器分频电路模拟声响电路将振荡器Ⅰ的输出电压uo1，接到振荡器Ⅱ中555定时器的复位端〔4脚〕，当uo1为高电平时振荡器Ⅱ振荡，为低电平时555定时器复位，振荡器Ⅱ停止震荡。本节小结多谐振荡器是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。多谐振荡器可以由门电路构成，也可以由555定时器构成。由门电路构成的多谐振荡器和根本RS触发器在结构上极为相似，只是用于反响的耦合网络不同。RS触发器具有两个稳态，多谐振荡器没有稳态，所以又称为无稳电路。在多谐振荡器中，由一个暂稳态过渡到另一个暂稳态，其“触发〞信号是由电路内部电容充〔放〕电提供的，因此无需外加触发脉冲。多谐振荡器的振荡周期与电路的阻容元件有关。

555定时器是一种应用广泛、使用灵活的集成器件，多用于脉冲产生、整形及定时等。

7.2单稳态触发器7.2.1由门电路构成的单稳态触发器7.2.2由555定时器构成的单稳态触发器7.2.3单稳态触发器的应用退出单稳态触发器在数字电路中一般用于定时〔产生一定宽度的矩