多层次的存储器

关于多层次的存储器第1页，讲稿共119页，2023年5月2日，星期三按存储介质分类：磁表面/半导体存储器按存取方式分类：随机/顺序存取按读写功能分类：ROM，RAMRAM：随机读写存储器ROM：只读存储器按信息的可保存性分类：永久性和非永久性的按存储器系统中的作用分类：主/辅/缓/控第2页，讲稿共119页，2023年5月2日，星期三高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。外存储器简称外存，它是大容量辅助存储器。第3页，讲稿共119页，2023年5月2日，星期三第4页，讲稿共119页，2023年5月2日，星期三SRAM中,用一个锁存器作为存储元。只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1状态或0状态。如果电源断电，那么存储的数据(1或0)就会丢失。第5页，讲稿共119页，2023年5月2日，星期三第6页，讲稿共119页，2023年5月2日，星期三基本静态存储元结构图第7页，讲稿共119页，2023年5月2日，星期三补充：正逻辑体制：高电平VH用逻辑“1”表示，低电平VL用逻辑“0”来表示，这种逻辑体制称为正逻辑体制。负逻辑体制：高电平VH用逻辑“0”表示，低电平VL用逻辑“1”来表示，这种逻辑体制称为负逻辑体制。每种逻辑门用不同的逻辑体制来描述其逻辑功能是不同的，即每种逻辑门都有两种等效逻辑符号，两种逻辑符号可以进行等效。两种逻辑符号等效变换规则：1）只要在一种逻辑符号的所有输入、输出端同时加上或者去掉小圈（当一根线上有两个小圈，相当于两次取反，则无需画圈）2）将原来的符号互换（与←→或、同或←→异或）即可。由此可得到：正与=负或

正与非=负或非

正或=负与

正或非=负与非第8页，讲稿共119页，2023年5月2日，星期三负逻辑的或非门（相当于与非门）正逻辑的或非门正逻辑的与门负逻辑的与门（相当于或非门）第9页，讲稿共119页，2023年5月2日，星期三读命令100110011001000000第10页，讲稿共119页，2023年5月2日，星期三01100写命令11001100第11页，讲稿共119页，2023年5月2日，星期三图3.2的逻辑图第12页，讲稿共119页，2023年5月2日，星期三图3.332K×8位SRAM结构图和逻辑图第13页，讲稿共119页，2023年5月2日，星期三第14页，讲稿共119页，2023年5月2日，星期三第15页，讲稿共119页，2023年5月2日，星期三第16页，讲稿共119页，2023年5月2日，星期三第17页，讲稿共119页，2023年5月2日，星期三第18页，讲稿共119页，2023年5月2日，星期三第19页，讲稿共119页，2023年5月2日，星期三第20页，讲稿共119页，2023年5月2日，星期三DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，其中MOS管作为开关使用，而所存储的信息1或0则是有电容器上的电荷量来体现，即当电容器充满电荷时表示存储1，当电容器放完电没有电荷时，表示存储0。第21页，讲稿共119页，2023年5月2日，星期三补充：三态门简介第22页，讲稿共119页，2023年5月2日，星期三补充：三态门简介XGYXGY三态门符号图（a）三态门符号图（b）第23页，讲稿共119页，2023年5月2日，星期三补充：MOS管简介MOS管是一种由金属、氧化物和半导体组成的场效应管，其符号下图所示，其中G为栅极，S为源极，D为漏极。当W（连接栅极）为高电位时，MOS管导通，R点（连接漏极D）与VCC（连接源极S）同电位。第24页，讲稿共119页，2023年5月2日，星期三1010第25页，讲稿共119页，2023年5月2日，星期三第26页，讲稿共119页，2023年5月2日，星期三第27页，讲稿共119页，2023年5月2日，星期三第28页，讲稿共119页，2023年5月2日，星期三第29页，讲稿共119页，2023年5月2日，星期三1、读/写周期读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。第30页，讲稿共119页，2023年5月2日，星期三第31页，讲稿共119页，2023年5月2日，星期三第32页，讲稿共119页，2023年5月2日，星期三2、刷新周期刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。分散式刷新:每一行的刷新插入到正常的读/写周期之中。第33页，讲稿共119页，2023年5月2日，星期三集中式刷新：例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。分散式刷新：例如p70图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。第34页，讲稿共119页，2023年5月2日，星期三1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。第35页，讲稿共119页，2023年5月2日，星期三第36页，讲稿共119页，2023年5月2日，星期三图3.9SRAM字长位数扩展第37页，讲稿共119页，2023年5月2日，星期三2、字存储容量扩展给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。第38页，讲稿共119页，2023年5月2日，星期三第39页，讲稿共119页，2023年5月2日，星期三第40页，讲稿共119页，2023年5月2日，星期三3、存储器模块条存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。内存条有30脚、72脚、100脚、144脚、168脚等多种形式。30脚内存条设计成8位数据线，存储容量从256KB～32MB。72脚内存条设计成32位数据总线100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB～512MB。第41页，讲稿共119页，2023年5月2日，星期三ROM叫做只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类：掩模ROM：掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供产品。可编程ROM：用户后写入内容，有些可以多次写入。一次性编程的PROM多次编程的EPROM和EEPROM。第42页，讲稿共119页，2023年5月2日，星期三1、掩模ROM

(1)掩模ROM的阵列结构和存储元掩模ROM存储元当行选线与MOS管栅极连接时，MOS管导通，表示存储1。当行选线与MOS管不连接时，MOS管截止，表示存储0。第43页，讲稿共119页，2023年5月2日，星期三16×8掩模ROM的阵列结构第44页，讲稿共119页，2023年5月2日，星期三(2)掩膜ROM的逻辑符号和内部逻辑框图第45页，讲稿共119页，2023年5月2日，星期三2、可编程ROM（1）EPROM存储元EPROM叫做光擦除可编程只读存储器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如下图所示。第46页，讲稿共119页，2023年5月2日，星期三图3.19EPROM存储元第47页，讲稿共119页，2023年5月2日，星期三当G1栅有电子积累时，该MOS管的开启电压变得很高，即使G2栅为高电平，该管仍不能导通，相当于存储了“0”。反之，G1栅无电子积累时，MOS管的开启电压较低，当G2栅为高电平时，该管可以导通，相当于存储了“1”。EPROM的主要结构图：第48页，讲稿共119页，2023年5月2日，星期三（1）如上图所示,这是EPROM的写入过程,在漏极加高压,电子从源极流向漏极沟道充分开启。在高压的作用下,电子的拉力加强,能量使电子的温度极度上升,变为热电子。此时，若在G2栅上加正电压，形成方向与沟道垂直的电场,使热电子能跃过SiO2的势垒,注入到浮栅中。在没有别的外力的情况下,电子会很好的保持着。（即：写入“0”的过程。）（2）在需要消去电子时,利用紫外线进行照射，给电子足够的电量能逃逸出浮栅。（即可以抹成“1”）。EPROM的写入过程第49页，讲稿共119页，2023年5月2日，星期三（2）EEPROM存储元EEPROM，叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管，如图(a)和(b)所示，G1是控制栅，它是一个浮栅，无引出线；G2是抹去栅，它有引出线。在G1栅和漏极D之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。如图(c)所示，当G2栅加20V正脉冲P1时，通过隧道效应，电子由衬底注入到G1浮栅，相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。第50页，讲稿共119页，2023年5月2日，星期三图3.20EEPROM存储元第51页，讲稿共119页，2023年5月2日，星期三EEPROM的写入过程,是利用了隧道效应,即能量小于能量势垒的电子能够穿越势垒到达另一边。EEPROM写入过程,如上图所示,根据隧道效应,包围浮栅的SiO2,必须极薄以降低势垒。源漏极接地,处于导通状态。在控制栅上施加高于阈值电压的高压,以减少电场作用,吸引电子穿越。EEPROM的写入过程：第52页，讲稿共119页，2023年5月2日，星期三要达到消去电子的要求,EEPROM也是通过隧道效应达成的。如上图所示,在漏极加高压,控制栅为0V,翻转拉力方向,将电子从浮栅中拉出。EEPROM消去电子的过程：第53页，讲稿共119页，2023年5月2日，星期三FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。第54页，讲稿共119页，2023年5月2日，星期三1、FLASH存储元

在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。如下图所示为闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。第55页，讲稿共119页，2023年5月2日，星期三第56页，讲稿共119页，2023年5月2日，星期三2、FLASH存储器的基本操作

编程操作、读取操作、擦除操作在控制栅加正向电压，电子从源极流向浮空栅，使浮空栅带负电荷，即可以写入“0”。所有存储元的初始状态均处于“1”状态，因此编程时只写0，不写1。第57页，讲稿共119页，2023年5月2日，星期三若浮栅原来存有负电荷，在控制栅加高电位从漏极到源极无电流流过，表示读出0.若浮栅原来没有负电荷，在控制栅加高电位从漏极到源极有电流流过，表示读出1.源极加正向电压使电子从浮栅中流出使存储元又变成1状态。第58页，讲稿共119页，2023年5月2日，星期三3、FLASH存储器的阵列结构FLASH存储器的简化阵列结构如下图所示。在某一时间只有一条行选择线被激活。读操作时，假定某个存储元原存1，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较器输出一个标志为逻辑1的电平。如果某个存储元原先存0，那么晶体管不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑0的电平。第59页，讲稿共119页，2023年5月2日，星期三第60页，讲稿共119页，2023年5月2日，星期三

由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。第61页，讲稿共119页，2023年5月2日，星期三1、双端口存储器的逻辑结构双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。举例说明，双端口存储器IDT7133的逻辑框图。如下页图。第62页，讲稿共119页，2023年5月2日，星期三第63页，讲稿共119页，2023年5月2日，星期三左端口读/写右端口读/写双端口存储器简单示例第64页，讲稿共119页，2023年5月2日，星期三2、无冲突读写控制当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。第65页，讲稿共119页，2023年5月2日，星期三表3.4无冲突读写控制第66页，讲稿共119页，2023年5月2日，星期三3、有冲突读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。第67页，讲稿共119页，2023年5月2日，星期三有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。第68页，讲稿共119页，2023年5月2日，星期三表3.5左、右端口读写操作的功能判断第69页，讲稿共119页，2023年5月2日，星期三第70页，讲稿共119页，2023年5月2日，星期三第71页，讲稿共119页，2023年5月2日，星期三1、存储器的模块化组织

一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式第72页，讲稿共119页，2023年5月2日，星期三图3.26存储器模块的两种组织方式第73页，讲稿共119页，2023年5月2日，星期三第74页，讲稿共119页，2023年5月2日，星期三第75页，讲稿共119页，2023年5月2日，星期三2、多模块交叉存储器的基本结构下图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。第76页，讲稿共119页，2023年5月2日，星期三第77页，讲稿共119页，2023年5月2日，星期三第78页，讲稿共119页，2023年5月2日，星期三单位时间里，存储器所存取的信息量，以位/秒或字节/秒为单位。第79页，讲稿共119页，2023年5月2日，星期三第80页，讲稿共119页，2023年5月2日，星期三图3.30无等待状态成块存取示意图

由于采用m=2的交错存取度的成块传送，两个连续地址字的读取之间不必插入等待状态。第81页，讲稿共119页，2023年5月2日，星期三第82页，讲稿共119页，2023年5月2日，星期三图3.31CPU与存储器系统的关系第83页，讲稿共119页，2023年5月2日，星期三第84页，讲稿共119页，2023年5月2日，星期三图3.32Cache原理图CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。当CPU读取主存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址判断此字是否在cache中：若是，则此字立即传送给CPU；若非，则把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到Cache中。第85页，讲稿共119页，2023年5月2日，星期三第86页，讲稿共119页，2023年5月2日，星期三局部性原理：在大部分程序的执行中，在一段时间内，CPU总是集中地访问程序中的某个部分而不是随机地对程序所有部分具有平均访问概率。第87页，讲稿共119页，2023年5月2日，星期三第88页，讲稿共119页，2023年5月2日，星期三【例6】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。第89页，讲稿共119页，2023年5月2日，星期三无论选择那种映射方式，都要把主存和cache划分为同样大小的“块”。选择哪种映射方式，要考虑：硬件是否容易实现地址变换的速度是否快主存空间的利用率是否高主存装入一块时，发生冲突的概率以下我们介绍三种映射方法第90页，讲稿共119页，2023年5月2日，星期三第91页，讲稿共119页，2023年5月2日，星期三全相联映射的特点：（1）行与块等长；（2）主存中的每一块可以放到cache中的任意一行中；（3）在全相联映射中，将主存中一个块的地址（块号）与块的内容（字）一起存于cache某一行中，其中块地址存于chache的标记部分中。（a）全相联映射示意图第92页，讲稿共119页，2023年5月2日，星期三第93页，讲稿共119页，2023年5月2日，星期三CAM(b)全相联cache的检索过程第94页，讲稿共119页，2023年5月2日，星期三第95页，讲稿共119页，2023年5月2日，星期三（a）直接映射示意图直接映射的特点：主存中的每一块只可存到cache特定一行中（由i=jmodm决定）。第96页，讲稿共119页，2023年5月2日，星期三第97页，讲稿共119页，2023年5月2日，星期三（a）直接映射示意图直接映射的特点：主存中的每一块只可存到cache特定一行中（由i=jmodm决定）。在直接映射方式中，cache将s位的地址分成两部分：r位作为cache的行地址，s-r位作为标记（tag）与数据块一起保存在该行中。00001101s（共8位）rs-r第98页，讲稿共119页，2023年5月2日，星期三直接映射的特点：主存中的每一块只可存到cache特定一行中（由i=jmodm决定）。[例]cache容量16字，主存容量256字，则地址2，18，34…..242等都存放在cache的地址2内，如果第一次2在cache中，下次访问34内容，则不管cache其他位置的内容访问情况，都会引起2块内容的替换第99页，讲稿共119页，2023年5月2日，星期三在直接映射方式中，cache将s位的地址分成两部分：r位作为cache的行地址，s-r位作为标记（tag）与数据块一起保存在该行中。（b）直接映射的cache检索过程000011011000001第100页，讲稿共119页，2023年5月2日，星期三第101页，讲稿共119页，2023年5月2日，星期三第102页，讲稿共119页，2023年5月2日，星期三第103页，讲稿共119页，2023年5月2日，星期三（a）组相联映射示意图（4组）组相联映射中，主存的每一块可以存入cache特定一组的任意行中（由q=jmodu决定）。第104页，讲稿共119页，2023年5月2日，星期三第105页，讲稿共119页，2023年5月2日，星期三在组相联映射方式中，内存地址中s位块号划分成两部分：低序的d位（2d=u）用于表示cache组号，高序的s-d位作为标记（tag）与块数据一起存于此组的某行。00000111