半导体器件原理第六

关于半导体器件原理第六第1页，讲稿共78页，2023年5月2日，星期三结型场效应晶体管通过改变垂直于导电沟道的电场强度来控制沟道的导电能力，从而调制通过沟道的电流。由于场效应晶体管的工作电流仅由多数载流子输运，故又称之为“单极型(场效应)晶体管”。JFET可分为两类：Pn结场效应晶体管（pnJFET），pn结制成；金属-半导体结型场效应晶体管（MESFET），肖特基势垒整流接触结制成。所用知识：半导体材料、PN结、肖特基势垒二极管第2页，讲稿共78页，2023年5月2日，星期三第六章：结型场效应晶体管6.1JFET概念6.2器件的特性6.3非理想因素6.4等效电路和频率限制6.5高电子迁移率晶体管第3页，讲稿共78页，2023年5月2日，星期三6.1JFET概念内容6.1.1pnJFET基本工作原理6.1.2MESFET基本工作原理结型场效应管分类：pnJFETMESFET第4页，讲稿共78页，2023年5月2日，星期三JFET基本概念场效应现象20世纪20年代和30年代被发现，文献记载如图所示的晶体管结构，是第一个被提出来的固态晶体管。基本思路：加在金属板上的电压调制（影响）下面半导体的电导，从而实现AB两端的电流控制。场效应：半导体电导被垂直于半导体表面的电场调制的现象。特点：多子器件，单极型晶体管第5页，讲稿共78页，2023年5月2日，星期三1952年，Shockley首次提出并分析了结型场效应晶体管。在JFET中所加的栅电压改变了pn结耗尽层宽度，耗尽层宽度的变化反过来调节源、漏欧姆接触之间的电导。N沟JFET中，多数载流子电子起主要导电作用；P沟JFET中，多数载流子空穴起主要导电作用；空穴的迁移率比电子的迁移率小，所以p-JFET的工作频率比n-JFET的工作频率低。6.1.1pn-JFET基本工作原理

第6页，讲稿共78页，2023年5月2日，星期三G－栅极（基极）S－源极（发射极）D－漏极（集电极）在N型半导体硅片的两侧各制造一个PN结，形成两个PN结夹着一个N型沟道的结构。P区即为栅极，N型硅的一端是漏极，另一端是源极。6.1.1pn-JFET基本工作原理

JFET的基本结构第7页，讲稿共78页，2023年5月2日，星期三JFET的基本结构(n沟道结型场效应管）第8页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET基本工作原理

漏源I-V特性定性分析

对称n沟pn结JFET的横截面图漏源电压在沟道区产生电场，使多子从源极流向漏极。第9页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET基本工作原理

与MOSFET比较

ID的形成：（n沟耗尽型）如果源极接地，并在漏极加上一个小的正电压，则在漏源之间就产生了一个漏电流ID。

对称n沟pn结JFET的横截面厚度几~十几微米两边夹结型:大于107Ω，绝缘栅:109～1015Ω。第10页，讲稿共78页，2023年5月2日，星期三为分析JFET的基本工作原理，首先假设一个标准的偏置条件。VG≤0：pn结是零偏或反偏。VD≥0：确保n区电子从源端流向漏端。通过系统改变电压来分析器件内发生的变化。6.1.1pn-JFET沟道随VGS变化情况(VDS很小时)第11页，讲稿共78页，2023年5月2日，星期三ID-VDS特性曲线随VGS的变化会有什么变化？（1）VGS=0，顶部和底部的p+n结处于热平衡，沟道宽度最宽，漏端加一个小的VDS，就形成漏电流。VGS=0第12页，讲稿共78页，2023年5月2日，星期三栅极加负偏压VGS<0（2）栅极加负偏压VGS<0时，顶部和底部的p+n结都处于反偏,增加了耗尽层宽度，而使沟道的宽度变窄，沟道电阻变大，使ID-VD曲线中线性部分的斜率变小。第13页，讲稿共78页，2023年5月2日，星期三（3）对于较大的负偏压VG，即使VD=0，也可能使整个沟道都处于耗尽状态。当VD=0，使整个沟道完全耗尽的栅电压VG=VP称为“夹断栅电压”。对于VG<VP，在所有漏偏压下漏电流等于0。（如果没有击穿现象发生时）VGS<<0第14页，讲稿共78页，2023年5月2日，星期三JFET转移特性曲线第15页，讲稿共78页，2023年5月2日，星期三先假设VG=0，分析VD逐渐增加时，从S-D的电流ID的变化（1）VD=0：器件处于热平衡，p+n结存在很小的耗尽区（2）VD缓慢增加一个较小的电压，会有电流流过n区沟道，沟道就像一个纯电阻，ID随VD的增加线性增加。2.VGS=0时,VDS的变化对ID有什么影响？第16页，讲稿共78页，2023年5月2日，星期三（3）当VD增加到零点几伏以上时，由于从S到D逐渐增大，导致顶部和底部的耗尽区会逐渐扩大，沟道变窄，使沟道电阻逐渐增大，ID-VD

曲线的斜率将会减小。第17页，讲稿共78页，2023年5月2日，星期三（4）不断增大漏电压，直到靠近漏端附近的顶部和底部的耗尽区最终连接到一起，此时沟道完全耗尽，这一条件称为“夹断”，所对应的漏电压称为“夹断电压VDsat”(5)当VD>VDsat后，随VD的增加，ID基本保持不变，达到饱和第18页，讲稿共78页，2023年5月2日，星期三JFET工作原理第19页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析1、

VGS=0的情况：注：a.栅结p+n结近似单边突变结。

b.沟道区假定为均匀掺杂。（1）器件偏置特点

VDS=0时栅结只存在平衡时的耗尽层沿沟长方向沟道横截面积相同

VDS>0

漏端附近的耗尽层厚度↑,向沟道区扩展，沿沟长方向沟道横截面积不同,漏端截面A最小。第20页，讲稿共78页，2023年5月2日，星期三（2）ID—VDS关系

VDS较小：VDS增大：VDS较大：增加到正好使漏端处沟道横截面积

=0夹断点：沟道横截面积正好=0线性区过渡区第21页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析不断增大漏电压，直到靠近漏端附近的顶部和底部的耗尽区最终连接到一起，此时沟道完全耗尽，这一条件称为“夹断”，所对应的漏电压称为“夹断电压”。饱和区：（VDS

在沟道夹断基础上增加）ID存在，且仍由导电沟道区电特性决定第22页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析击穿区：（VDS大到漏栅结的雪崩击穿电压）第23页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析2、VGS<0的情况：（1）器件偏置特点（VDS=0）零偏栅压小反偏栅压VGS<0

漏（源）栅结已经反偏；

耗尽层厚度大于VGS=0的情况；有效沟道电阻增加。第24页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析（2）—关系

特点：a.电流随电压变化趋势，基本过程相同，

b.电流相对值减小。

c.夹断电压变小，VDS(sat:VGS<0)<VDS(sat:VGS=0)

d.击穿电压变小，BVDS(sat:VGS<0)<BVDS(sat:VGS=0)

第25页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析3、足够小

↓=使上下耗尽层将沟道区填满，沟道从源到漏彻底夹断，＝0，器件截止。结论：栅结反偏压可改变耗尽层大小，从而控制漏电流大小。第26页，讲稿共78页，2023年5月2日，星期三6.1.1pn-JFET漏源I-V特性定性分析N沟耗尽型JFET的输出特性：非饱和区：漏电流同时决定于栅源电压和漏源电压饱和区：漏电流与漏源电压无关，只决定于栅源电压第27页，讲稿共78页，2023年5月2日，星期三MESFET（Metal-SemiconductorFET）是一种由Schottky势垒栅极构成的场效应晶体管，适用于高频应用，如工作频率超过5GHz的放大器和振荡电路中。可以作为分立器件，也可以做成集成芯片，GaAs-MESFET是微波集成电路的核心。6.1.2MESFET的基本工作原理第28页，讲稿共78页，2023年5月2日，星期三肖特基势垒代替PN结耗尽型：加负压耗尽层扩展到夹断（正压情况不行）耗尽型：当在栅源极之间加一个反偏电压时，金属栅极下面产生一个空间电荷区，用以调制沟道电导。如果所加负压足够大，空间电荷区就扩散到衬底，这种情况称为夹断。6.1.2MESFET的基本工作原理第29页，讲稿共78页，2023年5月2日，星期三如果把半绝缘衬底用本征材料，其能带如图所示。因为在沟道与衬底之间，沟道与金属栅之间存在势垒，电子将被束缚在沟道中。6.1.2MESFET的基本工作原理第30页，讲稿共78页，2023年5月2日，星期三MESFET分为耗尽型（D-MESFET）和增强型（E-MESFET）耗尽型：VG=0时，沟道没有完全耗尽VG=0时，沟道已完全耗尽，必须加一个正向偏压，以减少耗尽层宽度，增加沟道电流第31页，讲稿共78页，2023年5月2日，星期三增强型：电压摆幅小，因为所加正压不能太高，否则从电流从栅极走掉了第32页，讲稿共78页，2023年5月2日，星期三第六章：结型场效应晶体管6.1JFET概念6.2器件的特性6.3非理想因素6.4等效电路和频率限制6.5高电子迁移率晶体管第33页，讲稿共78页，2023年5月2日，星期三6.2器件的特性6.2.1内建夹断电压、夹断电压和漏源饱和电压6.2.2耗尽型JFET的理想I-V特性6.2.3跨导6.2.4MESFET第34页，讲稿共78页，2023年5月2日，星期三6.2.1内建夹断电压、夹断电压和漏源饱和电压讨论JFET基本电学特性之前，先分析均匀掺杂耗尽型pnJFET，再讨论增强型。先推导理想单边器件的I-V关系，ID1表示其电流,双边器件可简单地认为是两个JFET的并联，ID2=2ID1忽略单边器件衬底处的耗尽层。第35页，讲稿共78页，2023年5月2日，星期三近似为单边突变结，设沟道宽度为a，热平衡时的耗尽层宽度为h，内建电势为Vbi，外加栅源电压VGS，内建夹断电压Vpo，夹断电压Vp6.2.1内建夹断电压、夹断电压和漏源饱和电压VGSVGS单边n沟JFET单边p沟JFET第36页，讲稿共78页，2023年5月2日，星期三6.2.1内建夹断电压、夹断电压和漏源饱和电压第37页，讲稿共78页，2023年5月2日，星期三内建夹断电压、夹断电压和漏源饱和电压第38页，讲稿共78页，2023年5月2日，星期三6.2.1内建夹断电压、夹断电压和漏源饱和电压分析栅极和漏极同时加电压的情况：

由于漏端电压的作用，沟道中不同位置的电压不同，所以耗尽层的宽度随沟道中的位置而不同。第39页，讲稿共78页，2023年5月2日，星期三内建夹断电压、夹断电压和漏源饱和电压N沟pnJFET器件的基本几何结构图栅极和漏极同时加上电压：耗尽层的宽度随在沟道中的位置不同而不同第40页，讲稿共78页，2023年5月2日，星期三内建夹断电压、夹断电压和漏源饱和电压第41页，讲稿共78页，2023年5月2日，星期三理论计算得到的ID-VD曲线实验测得的ID-VD曲线理想饱和漏电流与漏极电压无关第42页，讲稿共78页，2023年5月2日，星期三6.2.3跨导跨导是场效应晶体管的一个重要参数，它表示栅极电压对漏极电流的控制能力。跨导定义为漏源电压VDS一定时，漏极电流的微分增量与栅极电压的微分增量之比。非饱和区饱和区第43页，讲稿共78页，2023年5月2日，星期三6.2.4MESFETMESFET除了pn结被肖特基势垒整流接触结代替外，其他均与pnJFET相同。MESFET通常用GaAs制造。第44页，讲稿共78页，2023年5月2日，星期三增强型JFET实验和理论的平方根与VGS的理想关系曲线理想曲线和电压轴相交的一点值是阈值电压。理想下的I-V关系是在假定pn结耗尽层突变近似的情况下推导出来的。第45页，讲稿共78页，2023年5月2日，星期三JFET和MOSFET的主要共同点和差异JFET与MOSFET都是场效应晶体管，它们的主要共同点在于：（1）是多数载流子工作的器件，则不存在因为少数载流子所引起的一些问题（如温度稳定性较好）。（2）输入阻抗都很高，并且都是电压驱动的器件，则工作时不需要输入电流，而且输入回路较为简单。（3）转移特性都是抛物线关系，则不存在3次交扰调制噪声。

第46页，讲稿共78页，2023年5月2日，星期三JFET与MOSFET由于器件结构不同，特性存在差异：（1）MOSFET的输入阻抗更加高于JFET。（2）MOSFET对于静电放电（ESD）的抵抗能力较差，因此在MOSFET的输入端往往需要设置防止ESD破坏的二极管等元器件。（3）JFET一般是耗尽型的器件，而MOSFET可以有增强型器件。因此，在使用时，JFET的栅极只能外加反向电压，对于正向的输入电压则不能正常工作。MOSFET由于既有耗尽型、也有增强型，则输入电压信号较大时也能够正常工作。（4）JFET的噪声性能优于MOSFET。因为JFET的沟道是在体内，则不存在MOSFET那样的由于表面或界面所引起的1/f噪声。所以JFET的低频噪声很小。第47页，讲稿共78页，2023年5月2日，星期三6.3非理想效应*同其他器件一样，JFET存在使器件发生改变的非理想因素。前面我们分析的是具有恒定沟道长度和恒定迁移率的理想晶体管，忽略了栅电流的影响。当JFET处于饱和区时，有效的电场沟道长度是VDS的函数，这种非理性因素称为沟道长度调制效应。此外，当晶体管处于饱和区及其附近时，沟道中的电场强度能变得足够大，使多数载流子达到饱和速率。迁移率不再是常数。栅电流的数量级将影响到输入阻抗。第48页，讲稿共78页，2023年5月2日，星期三6.3.1沟道长度调制效应第49页，讲稿共78页，2023年5月2日，星期三6.3.2饱和速度影响硅中载流子的漂移速度随着电场强度的增加而达到饱和，这个饱和速度的影响表示迁移率不是一个常数。对于短沟道JFET和MESFET，前面假设载流子的迁移率是常数就变的不可靠了。因为短沟道时，沟道内的电场已很大。迁移率不再是常数。6.3非理想效应第50页，讲稿共78页，2023年5月2日，星期三6.3非理想效应表明载流子速度和空间电荷宽度饱和效应的JFET剖面第51页，讲稿共78页，2023年5月2日，星期三6.3非理想效应理想的ID-VDS曲线。迁移率为常数时的情况→速度达到饱和时的情况→速度饱和时，I-V曲线变化→跨导发生变化（变小）→速度饱和时，晶体管的有效增益变小。第52页，讲稿共78页，2023年5月2日，星期三6.3非理想效应6.3.3亚阈值特性和栅电流效应亚阈值电流是JFET中当栅极电压低于夹断电压或阈值电压是的漏电流。JFET工作于饱和区时，漏电流随栅源电压呈二次方程变化。当VGS值低于阈值电压时，漏电流随栅源电压呈指数变化。在阈值附近，突变耗尽近似不能精确描述沟道区。第53页，讲稿共78页，2023年5月2日，星期三N沟道MESFET栅极电压的三个区域中漏极电流随VGS变化的曲线栅源电压约为0.5~1.0时，低于阈电压，阈极电流达到最小值，后随栅极电压的减小而缓慢增加。此区域漏极电流是栅极泄漏电流。阈值点下面，漏电流减小，但不为零。这种小电流模式可用于低功耗电路中。第54页，讲稿共78页，2023年5月2日，星期三6.4等效电路和频率限制为进行晶体管的电路分析，需要一个数学模型或等效电路。最有用的模型之一是小信号等效电路，适用于工作于线性放大区的晶体管。引入等效电容-电阻电路→进行频率特性分析JFET中不同的物理因子对频率限制的影响定义晶体管的特征参数——截止频率主要内容第55页，讲稿共78页，2023年5月2日，星期三6.4.1小信号等效电路包括源漏串联电阻的n沟pnJFET的横截面图JFET的小信号等效电路图内部栅源电压栅源扩散电阻结电容栅漏电阻

结电容漏源电阻漏源寄生电容漏极与衬底之间的电容第56页，讲稿共78页，2023年5月2日，星期三所有的扩散电阻无穷大，串联电阻为零，低频时电容是开路的。小信号电流：Ids=gmVgs是跨导和输入电压的函数理想的小信号等效电路第57页，讲稿共78页，2023年5月2日，星期三源串联电阻影响小信号电流Ids=gmVg’s’VGS与Vg’s’关系：VGS=Vg’s’+(gmVg’s’)rs=(1+gmrs)Vg’s’漏极电阻的影响是：降低有效跨导或晶体管增益第58页，讲稿共78页，2023年5月2日，星期三由于gm是直流栅源电压的函数，因此g´m也是VGS的函数。晶体管工作于饱和区时gm与VGS关系。理想情况跨导实验：有串联电阻rs=2000Ω

时的跨导第59页，讲稿共78页，2023年5月2日，星期三6.4.2频率限制因子和截止频率JFET有两个频率限制因子。一个是沟道输运时间（高频器件中才作为限制因子）；另一个是电容存储时间。包括主要电容而忽略扩散电阻的基本等效电路图输出电流是短路电流；随着输入电压VGS的增加，栅漏和栅源电容容抗减小流过栅漏电容的电流增加对于gmVGS为常数，电流Ids减小。此时输出电流将是频率的函数。第60页，讲稿共78页，2023年5月2日，星期三若电容充电时间是限制因子，则截止频率定义为输入电流等于本征晶体管理想输出电流gmVGS时的频率。第61页，讲稿共78页，2023年5月2日，星期三硅JFET具有很高的截止频率。对于小几何尺寸的砷化镓JFET或MESFET，截止频率更大。GaAsFET的一个用途是用于超高数字集成电路中：GaAsMESFET逻辑门可以实现达到次毫微秒范围内的传播延迟时间。增强型GaAsJFET在逻辑电路中用于驱动级，耗尽型器件可用于负载。可以实现低至45PS的延迟时间。第62页，讲稿共78页，2023年5月2日，星期三6.5高电子迁移率晶体管（HEMT）随着频率、功率容量以及低噪声容限需求的增加，砷化镓MESFET已经达到了其设计上的极限。因此需要更短沟道长度、更大饱和电流和更大跨导的短沟道FET。可以通过增加栅极下面的沟道掺杂浓度来满足这些需求。但是沟道区多数载流子与电离的杂质共同存在，多数载流子受电离杂质散射，从而使载流子迁移率减小，器件性能降低。迁移率的减小量和GaAs中的峰值电压取决于掺杂浓度的增加，可通过将多数载流子从电离了的杂质中分离出来而尽量减小。导带与价带的突变不连续的异质结构可以实现这种分离。第63页，讲稿共78页，2023年5月2日，星期三电子从宽带隙的AlGaAs中流入GaAs中并被势阱束缚时就实现了热平衡。电子沿平行于异质结表面的运动是自由的。此结构中，由于势阱中的多数载流子电子与AlGaAs中的杂质掺杂剂原子分离，所以杂质散射趋势减弱了。N-AlGaAs-本征GaAs异质结在热平衡时的导带相对于费米能级的能带图第64页，讲稿共78页，2023年5月2日，星期三在未掺杂的GaAs薄势阱中形成了电子的一个二维表面沟道层。可获得1012cm-2数量级的电子载流子密度。由于杂质散射效应降低，载流子在低场中平行于异质结运动的迁移率得到改进。异质结中的电子迁移率是由晶格或散射决定的，因此随着温度的降低，迁移率迅速增加。6.5高电子迁移率晶体管*6.5.1量子阱结构N-AlGaAs-本征GaAs异质结导带能级图第65页，讲稿共78页，2023年5月2日，星期三6.5.1量子阱结构二维电子气：来自高掺杂半导体区域；位于低掺杂半导体区域；降低了杂质散射；增大了电子迁移率。N-AlGaAs-本征GaAs异质结的导带能级图增大载流子与电离施主原子的分离程度，可使它们之间的库仑引力更小，从而进一步增大电子迁移率。这种异质结的不足之处是势阱中的电子密度比突变结中的小。第66页，讲稿共78页，2023年5月2日，星期三分子束外延技术可以通过特定掺杂，生长一层很薄的特殊半导体材料，尤其可以形成多层掺杂异质结结构。多层膜结构：增加沟道电子层；增加沟道电子密度；增强FET负载能力。第67页，讲稿共78页，2023年5月2日，星期三6.5.2晶体管性能HEMT的优点：高运行速度；低能量损耗；低噪声；截至频率高达100GHz。典型HEMT结构N-AlGaAs与未掺杂的GaAs之间被一个未掺杂的AlGaAs间隔层隔开。N-AlGaAs通过肖特基接触形成栅极反转的HEMT结构，肖特基接触形成于未掺杂的GaAs层。研究比较少第68页，讲稿共78页，2023年5月2日，星期三势阱里二维电子气层中的电子密度受控于栅极电压。在栅极加足够大的负栅压时，肖特基栅极中的电场使势阱中的二维电子气层耗尽。标准HEMT器件的能带图：（a)零栅压（b）负栅压零偏时，GaAs导带边缘低于费米能级，表明二维电子气密度很大。负偏时，GaAs导带边缘高于费米能级，表明二维电子气密度很小，且FET中的电流几乎为零。第69页，讲稿共78页，2023年5月2日，星期三肖特基势垒使AlGaAs层在表面耗尽，异质结使AlGaAs层在异质结表面耗尽。理想情况下，器件的设计应该使两个耗尽区交叠，这样可以避免电子通过AlGaAs层导电。对于耗尽型器件，肖特基栅极中的耗尽层将只会向异质结中的耗尽层中扩展；对于增强型器件，掺杂的AlGaAs层厚度较小，而且肖特基栅极中的内建电势差将使AlGaAs层和二维电子气沟道完全耗尽。第70页，讲稿共78页，2023年5月2日，星期三负栅压使二维电子气浓度降低。如果加正栅压，则二维电子气密度将增加。增加的