第四章 组合逻辑

第四章组合逻辑2023/6/231第一页，共九十三页，编辑于2023年，星期五4.2.1 组合逻辑电路的分析方法1、组合逻辑电路的分析步骤电路结构输入输出之间的逻辑关系（1）根据已知逻辑电路图写出逻辑表达式并化简；（2）根据表达式列出真值表；（3）由真值表概括出关于命题的文字描述，指出其逻辑功能。2023/6/232第二页，共九十三页，编辑于2023年，星期五例4.2.1：组合电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。（2）化简与变换：（3）由表达式列出真值表（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。2023/6/233第三页，共九十三页，编辑于2023年，星期五4.2.2组合逻辑电路的设计方法设计过程的基本步骤：（1）分析设计要求，列出真值表；（2）根据真值表写出输出逻辑函数；（3）将输出逻辑函数进行化简；（4）根据最简逻辑函数表达式画逻辑图。2023/6/234第四页，共九十三页，编辑于2023年，星期五解：（1）列真值表：（2）由真值表写出逻辑表达式：例2：设计一个三人表决电路，结果按“少数服从多数”的原则决定（3）化简。得最简与—或表达式：（4）画出逻辑图。如果，要求用与非门实现该逻辑电路，就应将表达式转换成与非—与非表达式：

画出逻辑图如图所示。2023/6/235第五页，共九十三页，编辑于2023年，星期五例3：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现解：（1）列真值表：（2）由真值表写出各输出的逻辑表达式：（3）根据要求，将上式转换为与非表达式：（4）画出逻辑图。2023/6/236第六页，共九十三页，编辑于2023年，星期五例4：设计一个将余3码变换成8421BCD码的组合逻辑电路。解：（1）根据题目要求，列出真值表：2023/6/237第七页，共九十三页，编辑于2023年，星期五（2）用卡诺图进行化简。（注意利用无关项）2023/6/238第八页，共九十三页，编辑于2023年，星期五化简后得到的逻辑表达式为：2023/6/239第九页，共九十三页，编辑于2023年，星期五（3）由逻辑表达式画出逻辑图。2023/6/2310第十页，共九十三页，编辑于2023年，星期五例5：在一个激光射击游戏中，允许射手在规定的时间内打三枪：这三枪必须一枪打飞机，一枪打坦克，一枪打汽车。获奖条件是：命中不少于两枪，且其中必须有一枪命中的是飞机。试用与非门设计判别获奖的电路。单输出组合逻辑电路的设计解（1）定义输入、输出变量，逻辑赋值，建立真值表。设输入变量：A：打飞机，A=1表示打中，A=0表示未打中；B：打坦克，B=1表示打中，B=0表示未打中；C：打汽车，C=1表示打中，C=0表示未打中；F：输出变量，F=1表示得奖，F=0表示未得奖；2023/6/2311第十一页，共九十三页，编辑于2023年，星期五现用卡诺图化简ABCF0000001001000110100010111101111100000111根据真值表求输出函数的最简与或逻辑表达式。F=ABC+ABC+ABC将与或逻辑式转换为与非-与非逻辑表达式：F的最简表达式为：F=AB+AC（3）画逻辑图A&B&C&F2023/6/2312第十二页，共九十三页，编辑于2023年，星期五例6：在大城市为缓解交通拥挤，常对某些重要街道，规定汽车牌照的单双号与单双日吻合者方能行驶。试采用与非门设计判别汽车能否行驶的组合逻辑电路。解：（1）分析逻辑命题，建立真值表汽车牌号是十进制数，必须将十进制数变成数字系统能识别的二进制代码，现将汽车牌号的最末一位用8421BCD码表示。令输入变量为X8X4X2X1，输入函数为F。设F=1为单日行驶的单号汽车，F=0为双号行驶的双号汽车。2023/6/2313第十三页，共九十三页，编辑于2023年，星期五X8X4X2X1F000000001100100001110100001011011000111110000100111010x1011x1100x1101x1110x1111xNO.1这六种取值是8421BCD码中的“伪码”。因而这六项应是无关项，对应F值栏下填X。2023/6/2314第十四页，共九十三页，编辑于2023年，星期五NO.2（2）由卡诺图求出输出的最简与或表达式：F=X1XX10XXXX01100110X8X4X2X12023/6/2315第十五页，共九十三页，编辑于2023年，星期五NO.3（3）画逻辑图&X1&F2023/6/2316第十六页，共九十三页，编辑于2023年，星期五（4）讨论，在上述化简时，将无关项m11,m13,m15均作1使用，显然当输入8421BCD“伪码“时，F=1，把这种方法设计的电路叫做”不拒绝”伪码“电路。如果在设计时，把无关项均作为”0“来对待，便得到”拒绝伪码“输入的电路。如按图所示卡诺图化简，则得：XX10XXXX01100110X8X4X2X12023/6/2317第十七页，共九十三页，编辑于2023年，星期五&F&&逻辑图如下图所示：2023/6/2318第十八页，共九十三页，编辑于2023年，星期五多输出组合逻辑电路的设计11111F11

11F21111

F32023/6/2319第十九页，共九十三页，编辑于2023年，星期五1

1

1

111

1

1111

虽然每个函数不最简，但全盘考虑后将减少门的个数。2023/6/2320第二十页，共九十三页，编辑于2023年，星期五多位加法器4.3常用组合逻辑电路4.3.1算术运算电路1、加法器半加器全加器只考虑本位两个一位二进制数相加，而不考虑来自低位进位数相加的运算电路。一般，我们用A、B表示加数，S表示本位和，C表示进位。当两个1位二进制数相加时，运算形式表示为：0+0=0…进位数为0，本位和为0；1+0=1…进位数为0，本位和为1；0+1=1…进位数为0，本位和为1；1+1=0…进位数为1，本位和为0；结论：半加器只有两个1位二进制数相加；没有来自低位的进位数进行相加；相加的结果只有两个，一个是本位和，另一个是进位数；半加器只有两个输入端和两个输出端2023/6/2321第二十一页，共九十三页，编辑于2023年，星期五例4.3.1试用门电路设计一个半加器解：（1）分析设计要求，列出真值表（2）根据真值表写出输出逻辑函数表达式2023/6/2322第二十二页，共九十三页，编辑于2023年，星期五（3）画逻辑图ABCS&=12023/6/2323第二十三页，共九十三页，编辑于2023年，星期五如果想用与非门组成半加器，则将上式用代数法变换成与非形式：由此画出用与非门组成的半加器。半加器逻辑符号2023/6/2324第二十四页，共九十三页，编辑于2023年，星期五全加器能同时进行本位数和相邻低位的进位信号的加法运算。第第第第4321位位位位10110111+11110010……………………ABCS从第二位开始考虑从低位的进位数相加相加结果：一个是本位和，一个是进位数结论：全加器有三个输入端；两个输出端。2023/6/2325第二十五页，共九十三页，编辑于2023年，星期五例4.3.2试用门电路设计一个1位全加器解：（1）分析设计要求，列出真值表输入输出AiBiCi-1SiCi00001111001100110101010101101001000101112023/6/2326第二十六页，共九十三页，编辑于2023年，星期五(2)根据真值表，写出逻辑函数表达式并化简（3）据逻辑表达式画出全加器的逻辑电路图：全加器逻辑符号2023/6/2327第二十七页，共九十三页，编辑于2023年，星期五多位数加法器实现多位二进制数加法运算的电路相加方式串行进位加法器超前进位加法器2023/6/2328第二十八页，共九十三页，编辑于2023年，星期五串行进位加法器由多个全加器串联完成4位串行进位加法器由4个全加器组成；最低位的进位输入端Ci-1与地相连；低位的全加器进位输出端Ci和相邻高位全加器的进位输入端Ci-1相连；缺点：每位全加器相加的结果必须等到低位产和的进位信号输入后才能产生。运行速度慢。优点：电路设计较简单2023/6/2329第二十九页，共九十三页，编辑于2023年，星期五超前进位加法器电路进行二进制加法运算时，通过快速进位电路同时产生除最低位全加器外的其余所有全加器的进位信号，无需再由低位到高位逐位传递进位信号。优点：消除了串行进位加法器逐位传递进位信号的时间，提高了加法器的运算速度。2023/6/2330第三十页，共九十三页，编辑于2023年，星期五超前进位信号产生的原理明确一点：加到第i位的进位输入信号是这两个加数第i位以前各位状态的函数，即第i位的输入信号（CI）i一定能由Ai-1，Ai-2…A0和Bi-1，Bi-2…B0唯一的确定。输入输出AiBiCiSiCO00001111001100110101010101101001000101112023/6/2331第三十一页，共九十三页，编辑于2023年，星期五分析全加器的真值表找产生进位输出两种信号情况：AB=1（CO）=1A+B=1且（CI）=1（CO）=1第i位相加产生的进位输出（CO）i=AiBi+(Ai+Bi)(CI)i定义：AiBi=Gi、(Ai+Bi)=Pi（CO）i=Gi+Pi(CI)i展开（Co）i=Gi+Pi[Gi-1+Pi-1(CI)I-1]=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1…

G0+PiPi-1…P0C0]2023/6/2332第三十二页，共九十三页，编辑于2023年，星期五从全加器的真值表中得到：变成异或式：课后请同学们自己画逻辑功能图运算速度加快以电路的复杂度增加为代价！2023/6/2333第三十三页，共九十三页，编辑于2023年，星期五CT74LS283超前加法器逻辑功能示意图A0A1A2A3B0B1B2B3CIS0S1S2S3CO加数加数和相邻低位进位进位输出2023/6/2334第三十四页，共九十三页，编辑于2023年，星期五例4.3.3试用4位加法器CT74LS283设计一个将8421BCD码转换为余3码输出的电路。解：由于余3码等于8421BCD码加0011，如取输入A3A2A1A0为8421BCD码，B3B2B1B0=0011，进位输入CI=0，输出S3S2S1S0为余3码时，则余3码为S3S2S1S0=8421BCD码+00112023/6/2335第三十五页，共九十三页，编辑于2023年，星期五A0A1A2A3B0B1B2B3CIS0S1S2S3CO8421BCD码余3码18421BCD码转换为余3码的电路2023/6/2336第三十六页，共九十三页，编辑于2023年，星期五例4.3.4用全加器实现二进制数的加减法电路A0A1A2A3B0B1B2B3CIS0S1S2S3CO=1=1=1=1a0a1a2a3b0b1b2b3MM=0:加法运算M=1:减法运算2023/6/2337第三十七页，共九十三页，编辑于2023年，星期五4.4编码器编码——为了区分一系列不同事物，将其中的每个事物用一个二值代码表示编码器功能就是把输入的每一个高低电平信号编成一个对应的二进制代码。分类普通编码器优先编码器任何时刻只允许输入一个编码信号，否则输出将发生混乱。允许同时输入两个以上的编码信号。2023/6/2338第三十八页，共九十三页，编辑于2023年，星期五普通编码器举例（8线-3线）8线-3线编码器I0I1I2I3I4I5I6I7Y2Y1Y0输入为8个电平信号；输出为3位二进制代码；2023/6/2339第三十九页，共九十三页，编辑于2023年，星期五输入输出I0I1I2I3I4I5I6I7Y2Y1Y010000000010000000010000000010000000010000000010000000010000000010000010100111001011101113位二进制编码器的真值表2023/6/2340第四十页，共九十三页，编辑于2023年，星期五根据真值表写出逻辑表达式（同学们自己写）根据相关约束项写出最简式：画出逻辑电路2023/6/2341第四十一页，共九十三页，编辑于2023年，星期五优先编码器定义：能识别服务请求信号的优先级别，并进行编码的逻辑电路称为优先编码器。（只对优先权最高的一个进行编码）输入编码信号级别的高低，是由设计者根据实际工作需要事先安排的。2023/6/2342第四十二页，共九十三页，编辑于2023年，星期五集成优先编码器举例——74LS148（8线-3线）G1G2G32023/6/2343第四十三页，共九十三页，编辑于2023年，星期五如果不考虑由门G1G2G3构成的附加控制电路，则编码器由虚线部分构成。得到输出逻辑式：2023/6/2344第四十四页，共九十三页，编辑于2023年，星期五为了扩展电路的功能和增加使用的灵活性，在74LS148的逻辑电路中附加了由门G1G2G3构成的控制电路。注意：EI为使能输入端，也为选用输入端，(低电平有效)当EI为高电平时，所有的输入端均被封所在高电平；EO为使能输出端(低电平有效)GS为优先编码工作标志(低电平有效)该电路为反码输出2023/6/2345第四十五页，共九十三页，编辑于2023年，星期五先通输出端EO和扩展端GS用于扩展编码功能，由图可得：只有当所有的编码输入端都是高电平（即无编码输入），且EI=0时，EO才是低电平。表示“电路工作，但无编码输入”。只要任何一个编码输入端有低电平信号输入，且EI=0，GS即为低电平。此时表示“电路工作，而且有编码输入”。2023/6/2346第四十六页，共九十三页，编辑于2023年，星期五根据上几式分析，可得到下功能表：输入和输出均以低电平有效！2023/6/2347第四十七页，共九十三页，编辑于2023年，星期五常用的译码器种类：二进制译码器二-十进制译码器显示译码器

逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号。译码是编码的反操作。译码器2023/6/2348第四十八页，共九十三页，编辑于2023年，星期五3线-8线编码器I0I1I2I3I4I5I6I7Y2Y1Y0二进制译码器输入是一组二进制代码，输出是一组与输入代码一一对应的高低电平信号。3位二进制译码器框图输入的3位二进制代码共有8种状态；译码器将每个输入代码译成对应的一根输出线上的高低电平信号；2023/6/2349第四十九页，共九十三页，编辑于2023年，星期五74LS138用TTL与非门组成的3-8线译码器GSG3G2G1G0G4G7G6G52023/6/2350第五十页，共九十三页，编辑于2023年，星期五当附加门GS输出为高电平时，可由逻辑图写出：输出变量又是输入变量的全部最小项的译码输出，所以称其为最小项译码器。2023/6/2351第五十一页，共九十三页，编辑于2023年，星期五这3个控制端也叫做“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。74LS138有3个附加的控制端G1、G2A、G2B。当G1=1、G2A+G2B=0时，GS输出为高电平，译码器处于工作状态，否则译码器被禁止，所有的输出端被封锁在高电平。2023/6/2352第五十二页，共九十三页，编辑于2023年，星期五带控制输入端的译码器又是一个完整的数据分配器若把G1作为“数据”输入端（同时令G2A和G2B为0）而将A2A1A0作为“地址”输入端，那么从G1送来的数据只能通过由A2A1A0所指定的一根输出线送出去。输入输出G1G2A+G2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70X11111111X100000000XXXXXX0000010100111001011101111111111111111111011111111011111111011111111011111111101111111101111111102023/6/2353第五十三页，共九十三页，编辑于2023年，星期五二进-十进制译码器8421BCD译码器7442功能：将输入的BCD码的10个代码译成10个高低电平输出信号。2023/6/2354第五十四页，共九十三页，编辑于2023年，星期五对于BCD代码以外的伪码均无低电平信号产生，译码器拒绝“翻译”，所以这个电路结构具有拒绝伪码功能。2023/6/2355第五十五页，共九十三页，编辑于2023年，星期五数字显示译码器在数字系统中，常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。二-十进制编码显示译码器显示器件2023/6/2356第五十六页，共九十三页，编辑于2023年，星期五数字显示译码器目的以十进制数码显示数字系统的运行数据。七段数码管字符显示器由七段可发光的线段找合而成。常见种类半导体数码管和液晶显示器两种。2023/6/2357第五十七页，共九十三页，编辑于2023年，星期五半导体数码管外形图和等效电路2023/6/2358第五十八页，共九十三页，编辑于2023年，星期五按内部连接方式不同，七段数字显示器分为

共阳极和共阴极两种。小数点abcdefgabcde=0f=0g共阴极e=0f=0共阳极低有效高有效2023/6/2359第五十九页，共九十三页，编辑于2023年，星期五七段显示译码器的设计显示译码器abcdefgabcdefgA3A2A1A0R2023/6/2360第六十页，共九十三页，编辑于2023年，星期五今以A3A2A1A0表示显示译码器的BCD代码，以Ya—Yg表示输出的7位二进制代码，规定用1表示数码管中线段的点亮状态，用0表示线段的熄灭状态；规定了输入为1010—1111这六个状态下显示的字形；规定：2023/6/2361第六十一页，共九十三页，编辑于2023年，星期五七段译码器的真值表2023/6/2362第六十二页，共九十三页，编辑于2023年，星期五7448的逻辑功能：（1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。（2）灭零。当LT=1，而输入为0的二进制码0000时，只有当RBI=1时，才产生0的七段显示码,如果此时输入RBI=0，则译码器的a～g输出全0，使显示器全灭；所以RBI称为灭零输入端。（3）试灯。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。（4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。作输入使用时，如果BI=0时，不管其他输入端为何值，a～g均输出0，显示器全灭。因此BI称为灭灯输入端。作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO又称为灭零输出端。七段译码器的真值表七段译码器的真值表七段译码器的真值表七段译码器的真值表2023/6/2363第六十三页，共九十三页，编辑于2023年，星期五5、用译码器设计组合逻辑电路例：试用3线/8线译码器实现逻辑函数：解：3线/8线译码器ABCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7分析：3线/8线译码器高电平有效；3线/8线译码器ABCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7≥1F2023/6/2364第六十四页，共九十三页，编辑于2023年，星期五用74138译码器实现逻辑函数：解：分析：74LS138低电平有效；74LS138ABC174LS138ABC1&F2023/6/2365第六十五页，共九十三页，编辑于2023年，星期五1、首先将被实现的函数变成以最小项表示的与或表达式。并将被实现函数的变量接到译码器的代码输入端。用译码器实现逻辑函数的方法：2、当译码器的输出为高电平有效时，选用或门；当输出为低电平有效时，选用与非门。3、将译码器输出与逻辑函数F所具有的最小项相对应的所有输出端连接到一个或门（或者与非门）的输入端，则或门（或者与非门）的输出就是被实现的逻辑函数。2023/6/2366第六十六页，共九十三页，编辑于2023年，星期五例1：利用74LS138及一些门电路，设计一个多路输出的组合逻辑电路。输出的逻辑表达式为解：首先将所给函数化为最小项标准表达式：2023/6/2367第六十七页，共九十三页，编辑于2023年，星期五由于74LS138的输出为低电平有效，故应选择与非门作输出门。将逻辑函数的变量A、B、C分别加到74LS138译码器的输入端A2、A1、A0，并将译码器输出与逻辑函数F1、F2、F3、F4中分别具有的最小项对应的所有输出端，连接到一个与非门的输入端，则各个与非门的输出就可实现逻辑函数F1、F2、F3、F4。2023/6/2368第六十八页，共九十三页，编辑于2023年，星期五74LS138ABC1&F1&F2&F3&F4用74LS138译码器实现逻辑函数2023/6/2369第六十九页，共九十三页，编辑于2023年，星期五数据选择器当A1A0取不同的代码时，开关打向不同的位置，选择不同的数据。A1A0Y=00=01=10=11数据选择器示意图2023/6/2370第七十页，共九十三页，编辑于2023年，星期五例：四选一数据选择器根据功能表，可写出输出逻辑表达式：2023/6/2371第七十一页，共九十三页，编辑于2023年，星期五由逻辑表达式画出逻辑图：2023/6/2372第七十二页，共九十三页，编辑于2023年，星期五如果一个MUX的选通变量个数为n，对这个2n选1MUX的输出F可写出：数据选择器实现逻辑函数的理论根据及方法2023/6/2373第七十三页，共九十三页，编辑于2023年，星期五例：用四选一数据选择器实现逻辑函数：四选一逻辑符号FMUXY2023/6/2374第七十四页，共九十三页，编辑于2023年，星期五用MUX实现逻辑函数时，应将函数的变量接到MUX的选通变量端，如果函数的变量个数为K，MUX的选通变量个数为n，可能有以下几种情况产生，即K=n,K>n,K<n三种情表。下面分别讨论。（1）如果逻辑函数的变量个数与MUX选择变量数目相等，即K=n,则逻辑函数的最小项数目就同MUX数据输入端的数目一样。这样便可直接用MUX实现组合逻辑函数。首先将逻辑函数的输入变量按次序接至MUX的选择变量端，于是逻辑函数的最小项便同MUX的输入端一一对应了。如果逻辑函数包含某些最小项，便把与它们对应的MUX的数据输入端接1，否则接0。2023/6/2375第七十五页，共九十三页，编辑于2023年，星期五例：用8选1MUX实现函数：F2023/6/2376第七十六页，共九十三页，编辑于2023年，星期五（2）当逻辑函数的变量数目多于MUX的选择变量数目，即K>n时，应分离出多余的变量，将其余下的变量和MUX的选择变量端一一对应连接，而将分离出来的变量按一定的规则接到MUX的数据输入端。2023/6/2377第七十七页，共九十三页，编辑于2023年，星期五例：用4选1实现函数FMUXK=3,n=22023/6/2378第七十八页，共九十三页，编辑于2023年，星期五K=3,n=1用2选1MUX实现数据选择器F1A=12023/6/2379第七十九页，共九十三页，编辑于2023年，星期五（3）当逻辑函数的变量数目少于MUX的选择变量数目，即K<n时，应将MUX的多余选择端接逻辑“1”或接逻辑“0”由原来的2n选1MUX变为2n-1选1MUX使用。2023/6/2380第八十页，共九十三页，编辑于2023年，星期五用8选1MUX实现函数K=2,n=3MUXF当A2取0时，MUX选通输入端取D0-D3；当A2取1时，MUX选通输入端取D4-D7；降阶K=2,n=22023