第三章存储器

第三章存储器第一页，共四十页，编辑于2023年，星期四微型计算机中存储器的作用存储器I/O接口输入设备I/O接口数据总线DB控制总线CB地址总线AB输出设备CPU第二页，共四十页，编辑于2023年，星期四存储介质的类别和特点存储器（计算机实现大容量记忆功能的核心部件）

存储记忆信息（按位存放）位(BIT)存放--具有记忆功能：应用：程序/数据信息：读写/数据发生电路:(锁存器/触发器--寄存器UP内部)磁:磁化光:凹坑(激光反射)性能:容量、存取速度、成本内/外部存储器与MPU接口:串/并行Serial/Parallel

第三页，共四十页，编辑于2023年，星期四半导体存储器的性能指标容量=字数(存储单元数)×字长==位数微机（8/16/32/64位字长）兼容8位机==>字节BYTE为单位62C256：（256K）32K*8B27C010：1M（128K*8B）27C210：1M（64K*16B）最大存取时间访问一次存储器（对指定单元写入或读出）所需要的时间

几ns到几百ns27C512-15150nsPC100SDRAM-8:8ns,PC133SDRAM-7ns其它性能指标可靠性、集成度、价格等

第四页，共四十页，编辑于2023年，星期四半导体存储器分类半导体存储器Memory

只读存储器ROM掩膜ROM可编程ROM（PROM）UV可擦除PROM（EPROM）OTP-ROM(One-TimePROM)快闪ROM（FLASH-ROM:整片/块）电可擦除PROM（E2PROM）（字节、页）随机存取存储器RAM双极型RAMMOS型RAMSRAM（双稳态触发器）DRAM（电容）根据运行时存取（读写）过程的不同分类

第五页，共四十页，编辑于2023年，星期四静态随机存取存储器（SRAM）特点1.基本存储电路主要由R—S触发器构成，其两个稳态分别表示存储内容为“0”或为“1”，电源供电存入的数据才可以保存和读出，掉电原存信息全部丢失所谓“易失性”（volatile)。(相对非挥发Nonvolatile)2.一个基本存储电路能存储一位二进制数，而一个八位的二进制数则需八个基本存储电路。一个容量为M×NB（如64K×8B）的存储器则包含M×N个基本存储电路。这些大量的基本存储电路有规则地排列在一起便构成了存储体区分不同的存储单元每个单元规定一个地址号。第六页，共四十页，编辑于2023年，星期四RAM单元工作原理(Select=1选中单元)Select=1&/Read=锁存输入数据Select=1&/RD=0三态门开(输出允许)存储器读操作数据总线第七页，共四十页，编辑于2023年，星期四译码器(Decoder)将每个代码译成一个特定输出的信号的电路---翻译原意

编码器(encoder)若干{0,1}(按一定规律)排在一起,编程不同代码的电路

A0A1An-1(0….00)(0….01)(1….11)

=>Decoder=>(<=Encoder<=)2n个输出状态n个编码信号实际(大容量):内部(X/Y)双译码或称复合译码结构。第八页，共四十页，编辑于2023年，星期四

HM6264参数:8K*8B,100ns,50/100uA,55mA,2V(min)维持电压RAM存储器芯片举例HM6264:256B*32*8B--X:8Y:5(A0-A3,A10))HM6116:16K位=2K*8B—X:7/Y4(A0-A3)211

第九页，共四十页，编辑于2023年，星期四SRAM芯片外围电路组成地址译码器对外部地址信号译码，用以选择要访问的单元。n个地址信号译码max2n个输出状态。

A0-12213，I/O0-78位，

I/O电路：WE（WR）、OE（RD）、CE或CE（CS）。关键：三态输出/写入锁存第十页，共四十页，编辑于2023年，星期四存储器读时序图/WE为高电平

有效数据

指定地址

A0A1An-1(0….00)(0….01)(1….11)第十一页，共四十页，编辑于2023年，星期四存储器写时序图

有效数据

指定地址A0-A12(A19)第十二页，共四十页，编辑于2023年，星期四

8086/8088时序例－存储器写T1：输出地址；T2：总线转向；T3:存储器访问；T4:结束第十三页，共四十页，编辑于2023年，星期四动态存储器DRAM原理：电容C存放信息0/1。为保持C中信息（电荷），故需周期性地不断充电，这一过程称为刷新。刷新周期通常为2ms-8ms。集成度高（代价：特殊动态（不断）刷新电路）刷新电路:片外/片\(模块)内第十四页，共四十页，编辑于2023年，星期四单管动态存储电路行=列=1时选中（读/写）。存储刷新：逐行进行（1选中：内部进行：刷新放大器重写C）(单元线)(数据线)存储单元

示意图第十五页，共四十页，编辑于2023年，星期四DRAM地址锁存第十六页，共四十页，编辑于2023年，星期四DRAM读标准时序R:行(RAW)地址C:列(Column)地址EarlywritecycleDelayedwritecycleRead-Modify-WriteCycle写周期:第十七页，共四十页，编辑于2023年，星期四动态存储电路应用FDRAM（伪DRAM）

HM65256B，HM65512等（与SRAM脚兼容)，外特性相似，功耗高高速RAM访问方式

(改善读写方式为主)

EDODRAM（ExtendedDataOutput）扩展数据输出。

SDRAMCPU与RAM通过一相同的时钟（PC66，PC100，PC125，PC133,PC150）锁在一起，同步工作;采用双存储体结构，内含两个交错的存储阵列，读写一时下一准备就绪（紧密切换，成倍提高效率）。5-8ns(PC100)也出现了SSRAM（5-8ns）

RDRAM（Rambus接口技术）DDRRAM基于协议的DRAM第十八页，共四十页，编辑于2023年，星期四

高集成DRAM（RAMModules）----多片DRAM/SDRAM集成内存条DIPSIMM（30P，单边缘：8位数据，3/486机成4条使用）DIMM（72P：32位：486单，P5成双使用）168P64位KMM375S1620BT16M*72bit

(条上包括18片16M×4位的SDRAM芯片及一些辅助芯片）184PDDR特殊RAM:FIFO,DualPortRAM第十九页，共四十页，编辑于2023年，星期四只读存储器（ROM）固定程序/数据（表格等）----非易失性1.掩膜ROM（ReadOnlyMemory）2..PROM（ProgrammableROM）熔断或保留熔丝3.EPROMErasableProgrammableUVEPROM（简称EPROM，ROM）;EEPROM（ElectricallyErasableProgrammableROM）。OTP/FLASH工艺第二十页，共四十页，编辑于2023年，星期四常用的UVEPROM芯片有:Intel2716（2K×8位）、2732（4K×8位）、2764（8K×8位）、27128（16K×8位）、27256（32K×8位）以及27512（64K×8位）等，它们的性能及使用方法基本相同，只是芯片的存储容量不同。第二十一页，共四十页，编辑于2023年，星期四典型EPROM芯片—Intel27512编程电压Vpp12.5V(14.0VMax)第二十二页，共四十页，编辑于2023年，星期四典型EPROM芯片—Intel2751227512引脚信号A0—A15地址CE片选/OE/VPP输出允许/VppO0—O7数据输出NC未用第二十三页，共四十页，编辑于2023年，星期四EEPROM与FLASHROM低容量2816/2817(21V,9-70ms）10,000次中:2864A:8K*8B，5V擦除，2ms.高:28010:128K*8B快闪存储器（FLASHmemory）----大容量，快速全擦除----软件在线升级28F001128K*8CMOSFM(兼容F010)28F200BX(=002)128K*16,256K*8)

HN28F101:128K*8位(12VVpp/5VVcc)10,000(旧)~1,000,000次(新)第二十四页，共四十页，编辑于2023年，星期四存储器连接与扩充存储器芯片选择:

类型、容量、速度（R/W）、带载能力、功耗一、类型选择二、容量：计算，组合；片内A0~AX，片选三、存取时间与时序配合四、MEM组织、分配字长8/16/32/64;

字节基本,86:低字节存偶地址;RAM/ROM第二十五页，共四十页，编辑于2023年，星期四存储器典型连接62256（R/W）例片内译码电路62256：32K：A0-A14，6264：8KA0~A12选一A0~AX的产生（CPU包括ALE地址锁存）--保证单元译码（一级）片选CS的产生：A19-AX+1全译码/部分译码/线译码片选/CS的逻辑电路产生：译码器74LS1388选1/139双4选1：74LS688-8位相等比较器（输出A=B的非信号），GAL芯片第二十六页，共四十页，编辑于2023年，星期四3-8译码器电路(?有效)000001010011100101110111第二十七页，共四十页，编辑于2023年，星期四典型译码电路74LS138第二十八页，共四十页，编辑于2023年，星期四三种译码方式全译码法

片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号。全译码的优点是每个芯片的地址范围是唯一确定，而且各片之间是连续的。缺点是译码电路比较复杂。部分译码用片内寻址外的高位地址的一部分译码产生片选信号。部分译码较全译码简单，但存在地址重叠区。线选法高位地址线不经过译码，直接（或经反相器）分别接各存储器芯片的片选端来区别各芯片的地址。(软件上必须保证这些片选线每次寻址时只能有一位有效)也会造成地址重叠，且各芯片地址不连续。第二十九页，共四十页，编辑于2023年，星期四全译码例A19--A130000000000000100000100000011A12------------------A000000000000001111111111111第三十页，共四十页，编辑于2023年，星期四部分译码A19--A130x000000x000010x000100x00011A12------------------A000000000000001111111111111问题：如果A18不参加译码，结果如何？第三十一页，共四十页，编辑于2023年，星期四存储器连接举例8输入与非门第三十二页，共四十页，编辑于2023年，星期四存储器连接举例74LS30为8输入与非门6116:A0~A10(2K)地址：10100000000000000000~10100000X11111111111A0000~A07FFH（地址重叠区：A0800~A0FFFH：原因A11未参加译码）。译码器低电平有效时与逻辑：y=!(A19&(!A18)A17&(!A16)&(!A15)&(!A14)&(!A13)&(!A12))(无A11)或逻辑Y=!A19#A18#...第三十三页，共四十页，编辑于2023年，星期四存储器连接举例74LS30为8输入与非门6116:A0~A10(2K)地址：10100000000000000000~10100000X11111111111A0000~A07FFH（地址重叠区：A0800~A0FFFH：原因A11未参加译码）。译码器低电平有效时与逻辑：y=!(A19&(!A18)A17&(!A16)&(!A15)&(!A14)&(!A13)&(!A12))(无A11)或逻辑Y=!A19#A18#...第三十四页，共四十页，编辑于2023年，星期四存储器系统的存次结构处理器高速缓冲存储器寄存器主存储器（SRAM，DRAM）辅助存储器（磁盘存储器等）大容量（海量）存储器（光盘、磁带存储器）存储系统的层次结构CPU芯片内主机内外部设备联机存储可卸存储联机文件第三十五页，共四十页，编辑于2023年，星期四高速缓冲存储器（Cache）

1．Cache存储器的工作原