数字逻辑组合逻辑电路详解演示文稿

数字逻辑组合逻辑电路详解演示文稿本文档共114页；当前第1页；编辑于星期三\8点17分（优选）数字逻辑组合逻辑电路本文档共114页；当前第2页；编辑于星期三\8点17分根据电路集成度规模分类类别集成度应用电路小规模集成电路（SSI）TTL系列（1～10）门/片MOS系列（10～100）元件/片通常为基本逻辑单元电路，如逻辑门电路,触发器等。中规模集成电路（MSI）TTL系列（10～100）门/片MOS系列（100～1000）元件/片通常为逻辑功能部件，如译码器、编码器、计数器等。大规模集成电路（LSI）TTL系列（100～1000）门/片MOS系列（1000～10000）元件/片通常为一个小的数字系统或子系统，如CPU、存储器等。超大规模集成电路（VLSI）TTL系列>1000门/片MOS系列>1万元件/片通常可构成一个完整的数字系统，如单片微处理机。本文档共114页；当前第3页；编辑于星期三\8点17分3.1.1逻辑电平与正、负逻辑

1.逻辑电平在数字电路中，用逻辑电平来表示逻辑变量的逻辑状态0和1。逻辑电平有高电平（H）和低电平（L）之分，高电平表示一种状态，而低电平则表示另一种不同的状态，它们表示的都是一定的电压范围，而不是一个固定不变的值。例如在TTL电路中，常常规定标准高电平VH=3.6V，标准低电平为VL=0.2V。图3-1TTL逻辑电平的电压范围本文档共114页；当前第4页；编辑于星期三\8点17分2.正逻辑和负逻辑正逻辑和负逻辑是对逻辑1和逻辑0所表示的逻辑电平的一种约定。用高电平表示逻辑1，用低电平表示逻辑0，这是正逻辑；反之，如果用高电平表示逻辑0，用低电平表示逻辑1，就是负逻辑。本文档共114页；当前第5页；编辑于星期三\8点17分 对于同一电路，可以采用正逻辑，也可以采用负逻辑。正逻辑和负逻辑的规定不涉及逻辑电路本身的结构与性能好坏，但不同的规定可以使同一电路具有不同的逻辑功能。可以运用反演规则实现正、负逻辑的相互转换。一个正逻辑与门输入为A、B，输出，运用反演规则有，即正逻辑与门等价于负逻辑或门。在本教材中，若无特殊说明，约定按正逻辑讨论问题，所有门电路的符号均按正逻辑表示。本文档共114页；当前第6页；编辑于星期三\8点17分3.1.2半导体器件的开关特性 在数字电路中，经常将半导体二极管、三极管和MOS管作为开关元件使用，它们在电路中的工作状态有时导通，有时截止，并能在信号的控制下进行两种状态的转换。一个理想的开关，接通时阻抗应为零，断开时阻抗应为无穷大，而这两种状态之间的转换应该是瞬间完成的。但实际上这两种状态之间的转换需要时间，转换时间的长短反映了该器件开关速度的快慢。本文档共114页；当前第7页；编辑于星期三\8点17分1.半导体二极管的开关特性在数字电路中，二极管可以等效成一个单向导电的开关。当正极与负极之间的电压差达到某个导通阈值（一般锗管约0.1V，硅管约0.5V）后，二极管内可以流过很大的电流，此为二极管的导通状态。在导通状态下二极管的电阻很小，几乎可以等效为一个接通的开关。尽管在导通状态下流过二极管的电流可以继续增大，但是二极管两端的电压几乎维持在导通阈值电压附近不变（这是二极管的钳位作用)。本文档共114页；当前第8页；编辑于星期三\8点17分

当二极管正极与负极之间的电压差低于其导通阈值时，二极管呈现很大的电阻，流过二极管的电流极小，此为二极管的截止状态，可以等效为二极管两端断开。二极管由反向截止转换为正向导通所需的时间，一般称为开启时间。因为二极管正向导通时电阻很小，与二极管内PN结等效电容并联之后，电容作用不明显，所以转换时间很短，一般可以忽略不计。二极管由正向导通转换为反向截止所需的时间，一般称为关断时间。二极管反向截止时电阻很大，PN结等效电容作用明显，充放电时间长，一般开关管的关断时间大约是几纳秒。本文档共114页；当前第9页；编辑于星期三\8点17分 利用二极管的单向导电开关特性，可以用它构成逻辑门。图3-3、3-4分别给出了二极管构成的与门与或门的电路图。

图3-3二极管构成的与门图3-4二极管构成的或门本文档共114页；当前第10页；编辑于星期三\8点17分2.半导体三极管的开关特性半导体三极管具有三个电极，如图3-5(a)所示，分别是基极(b)、发射极(e)和集电极(c)。在数字电路中，半导体三极管总是工作在两个开关状态：饱和导通状态和截止状态，应该避免放大状态的出现。 三极管进入饱和导通状态的条件就是基极与发射极之间的电压差到达二极管的导通阈值（0.7V左右）。三极管进入截止状态的条件是基极与发射极之间的二极管截止。本文档共114页；当前第11页；编辑于星期三\8点17分 对于图3-5（a）的电路，当输入电压Vi为高电平，三极管进入饱和导通，输出为低电平（Vce近似为0）。 当输入电压Vi为低电平时，基极与发射极间二极管截止，此时三极管处于截止状态，输出为高电平（Vce接近为+5V）。三极管开关电路就是一个“非”门，又称为反相器，其输出的电压特性如图3-5（b）所示。本文档共114页；当前第12页；编辑于星期三\8点17分3.1.3TTL与非逻辑门

1、TTL与非门电路组成图3-6为TTL与非门典型电路，它由输入级、中间级和输出级三部分组成。

VT1是一个多发射极三极管，其等效电路如右下图，在功能上可以粗略的等效为一个与门。中间级起放大作用，输出级起反相作用。图3-6TTL与非门本文档共114页；当前第13页；编辑于星期三\8点17分2、TTL与非门电路工作原理当输入A、B为高电平时，VT1工作在倒置状态（发射极与集电极颠倒起来使用），其集电极为高电平，即VT2基极电位为高电平，则VT2由于基极电位很高而进入饱和导通状态，此时VT2的集电极与发射极之间接近短路，VT2发射极由于钳位作用维持在比其基极低0.7V的电位上。由于此电位就是VT5的基极电位，它仍然很高，导致VT5进入饱和导通，所以输出F点的电位接近0V，即输出低电平。此时由于VT2饱和导通，VT4的基极与VT5的基极电位接近，但是由于VT4发射极串联了二极管VD3，至少要达到两个导通阈值（即1.4V）时才能导通，而VT5的基极电位由于钳位作用维持在0.7V左右，故VT4截止。本文档共114页；当前第14页；编辑于星期三\8点17分

当两个输入中至少一个为低电平时，VT1的基极通过电阻R1接在+5V上，VT1饱和导通，则VT2的基极电位为低电平，VT2进入截止状态。此时VT2的集电极与发射极之间近似开路，导致流过R2、R3的电流近似为0，这样在两个电阻上几乎没有压降，所以VT5的基极电位接近0V，导致VT5截止。而VT4基极通过R2接到+5V，导致VT4饱和导通。因为输出端空载，流过VT4和VD3的仅是VT5的漏电流，其值很小，则输出F点电位近似为+3.6V（5V-0.7V-0.7V=3.6V），输出为高电平。 综上所述，整个电路实现了“与非”关系，即。本文档共114页；当前第15页；编辑于星期三\8点17分3、TTL逻辑门的外特性主要特征参数： （1）标称逻辑电平 门电路的逻辑功能是通过指定低电平表示“0”、高电平表示“1”来实现的。这种表示逻辑值“0”和“1”的理想电平值称为标称逻辑电平，其值分别为0V、5V。 （2）输出高电平VOH与输出低电平VOL

与非门至少有一个输入端接低电平时的输出电平称为输出高电平，记作VOH。VOH的典型值是3.6V，产品规范值为VOH≥2.4V，标准高电平VSH=2.4V。与非门输入全为高电平时的输出电平称为输出低电平，记作VOL。VOL的典型值是0.3V，产品规范值为VOL≤0.4V，标准低电平VSL=0.4V。本文档共114页；当前第16页；编辑于星期三\8点17分 （3）开门电平VON与关门电平VOFF

与非门在额定负载下输出达到标准低电平VSL时，允许输入的高电平的最小值称为开门电平VON。只有输入电平大于VON，与非门才进入开门状态，输出低电平。即开门电平VON是为使与非门进入开通状态所需要输入的最低电平。VON的典型值为1.5V，产品规范值为VON≤1.8V。当输入高电平受负向干扰而降低时，只要不小于开门电平VON，输出仍然保持低电平。所以开门电平愈小，表明电路抗负向干扰能力愈强。

本文档共114页；当前第17页；编辑于星期三\8点17分与非门输出空载时，使输出电平达到标准高电平VSH的输入电平称为关门电平VOFF，它表示使与非门关断所允许的最大输入电平。VOFF

的典型值为1V，产品规范值VOFF≥0.8V。当输入低电平受正向干扰而增加时，只要不大于关门电平VOFF，输出仍能保持高电平。所以关门电平愈大，表明电路抗正向干扰能力愈强。（4）扇出系数NO

扇出系数是指一个与非门输出端连接同类门的最多个数，它表示与非门的带负载能力。对TTL与非门，NO≥8。本文档共114页；当前第18页；编辑于星期三\8点17分3.1.4OC门和TS门由于数字电路系统的需要，有时要将多个逻辑电路的输出连接在一起，形成一个总线结构。但前面所述的使用推拉输出结构的逻辑门无论出于开态还是关态，输出都呈现低阻抗，则在总线结构下，当两个输出电平不同时，不仅无法确定此时的输出逻辑电平，还会有一个很大的电流流过两个门的输出级，造成负载电流过大而烧毁芯片。集电极开路输出门（OC门）和三态输出门（TS门）正好可以解决这个问题。本文档共114页；当前第19页；编辑于星期三\8点17分1、集电极开路门集电极开路（OpenCollector）门，简称OC门，是指这种门的输出级为集电极开路结构。OC门可以是与非门，也可以是与门、或门等完成各种逻辑功能的门。图3-10分别给出了集电极开路与非门的电路结构及其逻辑符号。本文档共114页；当前第20页；编辑于星期三\8点17分

OC与非门与普通与非门电路的差别仅在于三极管VT5的集电极是开路的，这就把一般TTL门电路的推拉式输出级改为三极管集电极开路输出。由于内部并没有集电极负载，使用时必须在电源和输出端之间外接一个适当的上拉负载电阻RL，从而保证即使输出低电平也不会因负载电流过大而烧毁芯片。下面给出了OC门的一些应用。本文档共114页；当前第21页；编辑于星期三\8点17分

图3-11OC门实现线与图3-12OC门作电平转换器

3-13OC门作驱动器本文档共114页；当前第22页；编辑于星期三\8点17分2、三态输出门（TS门）三态输出门（Three-StateLogic），简称TS门或三态门。三态门有三个输出状态，除了高电平状态和低电平状态外，还有一个高阻抗输出状态。图3-14为三态与非门的典型电路及逻辑符号，它是在普通与非门的基础上增加了控制端和控制电路（图中虚框中）而构成的。本文档共114页；当前第23页；编辑于星期三\8点17分图3-14三态与非门电路和逻辑符号上面两个电路的使能端工作电平相反：一个是高电平，一个是低电平，使能端符号不同。本文档共114页；当前第24页；编辑于星期三\8点17分 三态门的基本用途就是能够实现用一根导线轮流传输几个不同的数据或控制信号。通常将接受多个门的输出信号的线称为总线。3-15三态门构成的单向总线图3-16三态门构成的双向总线本文档共114页；当前第25页；编辑于星期三\8点17分

需要指出：三态门的输出可以并接，形成总线，但它与OC门并接获得线与逻辑是不同的，因这里总线输出是按序进行的。换句话说，三态门的使能信号需要编程，保证不会有两个或两个以上的三态门同时输出信号。另外，由于三态门不需外接负载电阻，工作速度快，所以可以将多个三态门的输出端并接。本文档共114页；当前第26页；编辑于星期三\8点17分3.2组合逻辑电路的基本概念如果逻辑电路在任何时刻产生的稳定输出“0”或“1”仅仅取决于该时刻各个输入端的取值组合，而与过去的输入端取值无关，则称该电路是组合逻辑电路。图3-17组合逻辑电路结构组合逻辑电路由门电路构成。组合逻辑电路中没有反馈回路，A1，A2，…，An输入的取值组合通过逻辑电路进行逻辑运算，在输出端产生输出值。本文档共114页；当前第27页；编辑于星期三\8点17分3.3组合逻辑电路的分析组合逻辑电路的分析是根据给定的组合逻辑电路，找出输入值与输出值之间的逻辑关系。也就是，当输入“0”或“1”确定以后，经过逻辑电路运算，它的输出值是什么。当输入值“0”或“1”变化后，它的输出值又是什么。因此，通过对组合逻辑电路的分析，能够得到该组合逻辑电路的功能。本文档共114页；当前第28页；编辑于星期三\8点17分3.3.1组合逻辑电路的分析方法

(1)根据组合逻辑电路图，写出输出逻辑函数表达式

(2)化简输出逻辑函数表达式

(3)列出输出逻辑函数真值表

(4)逻辑功能评述本文档共114页；当前第29页；编辑于星期三\8点17分3.3.2组合逻辑电路的分析举例例3-1分析图3-18所示的组合逻辑电路，叙述它的逻辑功能。图3-18例3-1的组合逻辑电路本文档共114页；当前第30页；编辑于星期三\8点17分

解：第1步，写出输出逻辑函数表达式。该逻辑电路有3层，第三层的输出为P1，第二层的输出为P2、P3和P4，第一层为F。在这里是从第三层开始写出表达式并且把它们代入到后面的第二层P2、P3、P4和第一层F中。各层的表达式如下：

P1= P2=AP1 P3=BP1 P4=CP1

F(A,B,C)==第2步，化简逻辑函数表达式

F(A,B,C)===ABC+本文档共114页；当前第31页；编辑于星期三\8点17分第3步，列出组合逻辑电路的真值表，如表3-1所示。该逻辑函数有三个变量，A、B和C，共有23个输入值的组合。把真值表中每一行的输入值代入到F（A，B，C）=ABC+

中，计算出F的值，填入到真值表右边的F中。表3-1例3-1的组合逻辑电路的真值表本文档共114页；当前第32页；编辑于星期三\8点17分第4步，逻辑功能评述。从表3-1中可以看出，图3-18的组合逻辑电路输入变量A、B和C的取值全为“0”或者全为“1”时，逻辑电路输出F的值为“1”。在输入变量A、B和C的取值为其他组合时，输出F的值为“0”。也就是说，当电路的输入变量的取值相同时，逻辑电路输出为“1”；输入变量的取值不相同时，输出为“0”。因此，该电路是判断输入值“0”或者“1”是否是一致的逻辑电路。本文档共114页；当前第33页；编辑于星期三\8点17分例3-2分析图3-19所示的组合逻辑电路，简述它的逻辑功能。图3-19例3-2的组合逻辑电路本文档共114页；当前第34页；编辑于星期三\8点17分第1步，写出输出逻辑函数表达式。

S=C

= 第2步，化简逻辑函数表达式。

S=

=

=

=

=

C=

=AB本文档共114页；当前第35页；编辑于星期三\8点17分第3步，列出组合逻辑电路的真值表,如表3-2所示。该函数有两个变量A和B，共有22个输入变量值的组合。把真值表中每一行的输入值代入到S和C的逻辑函数中，计算出S和C的值填入到真值表右边的S列和C列中。表3-2例3-2的组合逻辑电路真值表本文档共114页；当前第36页；编辑于星期三\8点17分 第4步，逻辑功能评述。从表3-2中可以看出，若把A和B分别看作两个二进制数最低位的数符。输出S是A和B两个数值相加的“和”。输出C是A和B两个数值相加产生的“进位”。具有这种逻辑功能的电路称为半加器。本文档共114页；当前第37页；编辑于星期三\8点17分3.4组合逻辑电路的设计组合逻辑电路的设计方法(1)根据电路逻辑功能的要求列出真值正确理解文字要求,确定组合逻辑电路需要多少个输入端和输出端是列出真值表的关键。(2)由真值表写出逻辑函数表达式化简逻辑函数，根据要求变换逻辑函数表达式。(3)画出组合逻辑电路图。本文档共114页；当前第38页；编辑于星期三\8点17分3.4.2组合逻辑电路设计举例例3-3用“与非”门设计一个多数表决逻辑电路，用以判断A、B、C三个人中有两个或两个以上为“1”时，外部输出为1，否则输出为0。 解：根据设计要求，A、B、C为逻辑电路的输入变量。输出变量F表示表决结果。约定输入变量取值为“1”表示“赞同”，取值为“0”表示“反对”。输出变量F为“1”表示表决“通过”。本文档共114页；当前第39页；编辑于星期三\8点17分第1步，根据题意列出真值表（见表3-3）

表3-3例3-3的组合逻辑电路真值表第2步，根据真值表写出表达式。化简逻辑函数，并变换成“与非”表达式。从真值表中写出F输出函数表达式的方法是把F列中取值为“1”所对应的最小项写出来，它们之间是“或”运算。本文档共114页；当前第40页；编辑于星期三\8点17分

F(A,B,C)=化简逻辑函数，得到

F(A,B,C)=AB+AC+BC变换成“与非”表达式，即F(A,B,C)=

=第3步，画出组合逻辑电路图本文档共114页；当前第41页；编辑于星期三\8点17分例3-4设计一个组合逻辑电路，比较两个三位二进制数。如果两个三位二进制数相等时，输出为1，否则输出为0。采用“异或”门组成逻辑电路。 解：根据该题的要求，假定一个三位二进制数为A3A2A1，另一个为B3B2B1。用输出变量F表示比较结果。如果比较结果“相等”，F为“1”，否则F为“0”。第1步，根据题意列出真值表。由于该题共有6个输入逻辑变量，真值表左边逻辑变量取值的组合个数共有26个，数量比较多。在这里不使用真值表，而是根据比较这两个三位二进制数的逻辑关系，直接写出逻辑表达式。方法是：如果这两个三位二进制数相等，则这两个三位二进制数每一位数值都相等。也就是说A3=B3且A2=B2且A1=B1，即是A3、A2、A1与B3、B2、B1同时为“1”或同时为“0”。因而逻辑表达式可写成:本文档共114页；当前第42页；编辑于星期三\8点17分 根据上述分析逻辑函数表达式为，F(A3,A2,A1,B3,B2,B1)=第2步，根据要求把逻辑表达式变换成“异或”表达式F(A3,A2,A1,B3,B2,B1)=第3步，画出组合逻辑电路图（见图3-21）。本文档共114页；当前第43页；编辑于星期三\8点17分例3-5用“与非”门设计一位全加器。

解：在数字系统中，两个二进制数相加是指两个二进制数对应位数符相加。设一个数符为Ai，另一个数符为Bi。完成两个二进制数对应位的两个数符相加的逻辑电路叫一位全加器。一位全加器一是能够完成两个数对应位数符Ai和Bi相加，二是能够接收来自低位Ai-1和Bi-1相加的进位Ci-1，三是Ai和Bi相加产生本位和Si，四是能够把Ai和Bi相加产生的进位传送到它的高一位，要有一个进位位Ci。因此，一位全加器有三个输入端Ai、Bi、Ci-1，两个输出端Si、Ci。一位全加器的逻辑符号如图3-22所示。本文档共114页；当前第44页；编辑于星期三\8点17分图3-22一位全加器的逻辑符号第1步，根据题意列出真值表（见表3-4）第2步，写出逻辑函数表达式Si=

Ci=表3-4例3-5题的真值表本文档共114页；当前第45页；编辑于星期三\8点17分 对逻辑函数表达式Si，Ci进行变换，使用“与非”表达式，

Si=

=

=

下面使用例3-2中的表达式S=

。因此Si可写为Si===本文档共114页；当前第46页；编辑于星期三\8点17分经过变换，该表达式能够满足用“与非”门设计的要求。同时可以看到，Si的表达式与S的表达式在形式上是相同。S是一个半加器，由于Si的表达式同S的表达式形式上相同，因此Si的逻辑电路也是一个半加器，只是输入变量是S和Ci-1。这样可以在S的半加器电路上加一个S半加器，构成Si的组合逻辑电路。Si的组合逻辑电路见图3-23所示。下面对Ci表达式进行变换，得到

Ci=

=

=

=本文档共114页；当前第47页；编辑于星期三\8点17分

第3步，画出组合逻辑电路图。一位全加器的组合逻辑电路见图3-23示。它的电路结构由二个半加器组成。前面半加器的输入端是Ai和Bi，后面半加器的输入端是S和Ci-1。进位Ci是两个半加器产生的和的与运算。一位全加器是代表性的组合逻辑电路之一，使用多个全加器，就能够构成运算器，这些内容在后面介绍。图3-23例3-5的一位全加器电路图本文档共114页；当前第48页；编辑于星期三\8点17分含有无关最小项的组合逻

辑电路的设计如果n个变量的逻辑函数F中包含若干个最小项，那么其余的最小项包含在逻辑函数中。但是，在组合逻辑电路设计中，有时会出现一个逻辑函数中有的最小项既不在逻辑函数F中，也不在逻辑函数中，这些最小项称为逻辑函数F的无关最小项。下面结合组合逻辑电路设计，说明无关最小项的产生原因，以及在组合逻辑电路设计中如何使用无关最小项。本文档共114页；当前第49页；编辑于星期三\8点17分例3-6设计一个组合逻辑电路以产生操作码，当按下“+”、“－”和“×”操作键时，分别产生操作码01、10和11，如图3-24所示。图3-24例3-6的逻辑电路框图本文档共114页；当前第50页；编辑于星期三\8点17分

解：第1步，根据题意列出真值表。根据题意，3个操作键“+”，“－”和“×”是组合逻辑电路的输入端，分别用A、B、C表示。当按下键时，输入值为“1”，反之为“0”。输出端产生操作码是两位二进制数代码，分别用F2和F1表示。真值表如表3-5所示。在真值表中第1行，A、B、C都是“0”，表示3个操作键“+”，“－”，和“×”都没有按下。在真值表中第5行，A为“1”，表示“+”键按下，产生“01”操作码。这时B为“0”同时C为“0”，表示“－”、“×”键没有按下。在真值表中第4、6、7和8行，A、B和C变量中有两个或者两个以上同时为“1”是不可能发生的，即不可能发生两个键同时按下去的情况。从组合逻辑电路来讲，最小项m3，m5，m6和m7是这个组合逻辑电路输入端不可能产生的最小项。它们是这个组合逻辑电路的4个无关最小项。本文档共114页；当前第51页；编辑于星期三\8点17分 在真值表中，表示逻辑函数F2和F1中的无关最小项，是在F2，F1两列中分别填上“d”，表示d所对应的这些最小项是这个组合逻辑电路的无关最小项。写出逻辑函数表达式。既然m3，m5，m6和m7是该题中不可能产生的最小项，则把这4个无关最小项添加到F2和F1中，将不影响F2和F1的逻辑值。表3-5例3-6的真值表本文档共114页；当前第52页；编辑于星期三\8点17分逻辑函数表达式如下，在d后面括号中的数字是无关最小项。F2(A，B，C)=∑m(1，2)+d(3，5，6，7)F1(A，B，C)=∑m(1，4)+d(3，5，6，7)第2步，化简逻辑函数F2和F1。a)F2的卡诺图b)F1的卡诺图

F2(A，B，C)=B+C

F1(A，B，C)=A+C本文档共114页；当前第53页；编辑于星期三\8点17分从以上可以看出，在一个组合逻辑电路设计中，如果有无关最小项存在，可以把这些无关最小项添加到逻辑函数中，它不影响逻辑函数的逻辑值。在化简逻辑函数时，如果填“d”的小方格与填“1”的小方格相邻而且构成2m个小方格，则把填“d”的小方格和填“1”的小方格一起作为一个卡诺圈进行化简。 第3步，画出组合逻辑电路图（见图3-26）。图3-26例3-6的逻辑电路图本文档共114页；当前第54页；编辑于星期三\8点17分例3-7设计一个组合逻辑电路，将8421BCD码转换成余3BCD码。 解：根据题意输入是8421BCD码，它的4个输入端用B8、B4、B2和B1表示。输出是余3码，用A、B、C和D表示，电路的框图如图3-27所示。图3-27例3-7的逻辑电路框图本文档共114页；当前第55页；编辑于星期三\8点17分 第1步，根据题意列出真值表。在该题中，8421BCD码有0000～1001十种输入，另外1010～1111六种输入是不可能发生的。因此m10～m15是该题中的无关最小项。根据题意列出的真值表如表3-6所示。表3-6例3-7的真值表本文档共114页；当前第56页；编辑于星期三\8点17分 第2步，写出逻辑函数表达式

A（B8,B4,B2,B1）=∑m(5,6,7,8,9)+∑d(10,11,12,13,14,15)B（B8,B4,B2,B1）=∑m(1,2,3,4,9)+∑d(10,11,12,13,14,15)C（B8,B4,B2,B1）=∑m(0,3,4,7,8)+∑d(10,11,12,13,14,15)

D（B8,B4,B2,B1）=∑m(0,2,4,6,8)+∑d(10,11,12,13,14,15)本文档共114页；当前第57页；编辑于星期三\8点17分化简逻辑函数A、B、C和D。

A=B8+B4B2+B4B1

B=

C=

D=

本文档共114页；当前第58页；编辑于星期三\8点17分 下面对化简以后的逻辑函数进行变换。这里进行逻辑函数变换的目的是使有些门电路可以公共使用，从而使逻辑电路中门电路的个数为最少。A=B8+B4B2+B4B1=

=

B（B8,B4,B2,B1）=

=

=

C（B8,B4,B2,B1）=

=

D（B8,B4,B2,B1）=本文档共114页；当前第59页；编辑于星期三\8点17分第3步，画出组合逻辑电路图（见图3-29）。图3-29例3-7的逻辑电路图本文档共114页；当前第60页；编辑于星期三\8点17分3.4.4逻辑函数中反变量的处理组合逻辑电路设计得到的逻辑函数表达式中经常会包含反变量。如果一个逻辑函数有n个变量，在表达式中每一个变量都存在反变量，则组合逻辑电路输入端的个数就会多一倍。因此，把表达式中的反变量用原变量进行替换，又不改变原来逻辑函数的功能，是十分必要的。本文档共114页；当前第61页；编辑于星期三\8点17分将逻辑函数中的反变量用原变量替换可以使用公理、定理和规则。例如

F(A,B,C,D)=

=如果逻辑函数是“积之和”表达式，对于逻辑表达式中含有反变量的单个与项，例如与项，其中的“AB”称为“”的头部因子，“”称为“AB”的尾部因子。在该项中，尾部因子D是反变量。使单个与项中不含反变量的方法是把头部因子中的变量插入到尾部因子中，使尾部因子不存在反变量。这样可以变换为、和，项中不存在反变量。本文档共114页；当前第62页；编辑于星期三\8点17分3.4.5组合逻辑电路的险象假定门电路的延时时间为tpd。根据“与非”运算，“与非”门的输出端是由“1”变到“0”，再从“0”变到“1”。由于门电路有延时时间tpd，故输出值的变化滞后输入值tpd时间，如图3-30所示。图3-30门电路的延时本文档共114页；当前第63页；编辑于星期三\8点17分1.组合逻辑电路中的竞争与险象组合逻辑电路是由门电路组合而成的，在组合逻辑电路中每一层的门电路个数和类型都不会相同，这就会出现一个现象，那即是当输入信号经过组合逻辑电路中间层门电路的逻辑运算后，到达第Ki层门电路输入端的时间不一致，这种现象称为竞争。 竞争可能导致第Ki层的输出端产生短暂的一个延时tpd或者几个延时tpd的错误输出值，然后又回到正确的输出值，这种现象称为险象。值得注意的是，并不是所有竞争现象必然会产生险象。也就是，组合逻辑电路虽然有竞争现象产生，但是不会一定产生险象。本文档共114页；当前第64页；编辑于星期三\8点17分必须强调的是险象其一是由于竞争现象存在，它属于电路结构的问题。其二是电路输入发生变化的时候，例如一个输入变量从“0”变到“1”，再从“1”变到“0”，可能产生险象。图3-31的组合逻辑电路由三层门电路组成。设每个门的延时时间为tpd。假定输入变量A和C的值始终为“1”。输入变量B由“0”→“1”→“0”变化时，输出变量F有险象存在。

图3-31组合逻辑电路本文档共114页；当前第65页；编辑于星期三\8点17分

图3-32图3-31组合逻辑电路的波形图图3-32中变量B的输入值从“0”→“1”→“0”发生变化时，在t1～t2、t4～t5期间有竞争，只有后者在t5～t6期间有险象产生。本文档共114页；当前第66页；编辑于星期三\8点17分2.险象的分类静态险象是指在输入发生变化而输出不应当发生变化的情况下，产生短暂的错误输出，然后又回到正确输出。动态险象是指在输入发生变化而输出也发生变化的情况下，产生短暂的错误输出，然后又回到正确的输出。图3-33静态险象和动态险象示意图本文档共114页；当前第67页；编辑于星期三\8点17分3.险象的判断

(1)逻辑代数法判别险象当某个逻辑函数在其某些变量的值确定后，如果逻辑函数呈现F(A)=或者F(A)=的形式，则可以判定该逻辑电路存在着险象。

a)的波形图b)的波形图本文档共114页；当前第68页；编辑于星期三\8点17分

(2)卡诺图法判别险象采用卡诺图法判别险象是观察在卡诺图中是否出现两个卡诺圈“相切”情况，如果两个卡诺圈有公共的边，则该卡诺图表示的该逻辑函数存在险象。如图3-35所示。该逻辑函数有两个卡诺圈，这两个卡诺圈相切，因此有险象存在。图3-35F=AB+BC的卡诺图本文档共114页；当前第69页；编辑于星期三\8点17分4.险象的消除

为了使一个电路可靠的工作，设计者应当设法消除或避免电路中可能出现的险象。常用方法有：滤波法、脉冲选通法和增加冗余项法。

1）滤波法滤波法是在门电路的输出端接上一个低通RC滤波电路（惯性延时环节），将尖峰脉冲的幅度削减至门电路的阈值电压以下。图3-36滤波法的电路结构及效果本文档共114页；当前第70页；编辑于星期三\8点17分2）脉冲选通法

对输出波形从时间上加以选择和控制，利用选通脉冲选择输出波形的稳定部分，而有意避开可能出现的尖脉冲，以便获得正确的输出。&Z&&&ACG

2G

3G1BG

4P>2tpAP图3-37脉冲选通法原理图本文档共114页；当前第71页；编辑于星期三\8点17分

3）增加冗余项法

增加冗余项法，是通过在函数表达式中“加”上多余的“与”项或“乘”上多余的“或”项，使原函数不再可能化成或的形式，从而将可能产生的险象消除。冗余项的具体选择方法可采用代数法或卡诺图法。

(1)代数法例3.8用增加冗余项的方法消除图3-38所示电路中可能产生的险象。图3-38例3.8电路原理图本文档共114页；当前第72页；编辑于星期三\8点17分

解图3-38所示的电路对应的函数表达式为：，BC=11时，A的变化使电路可能产生“0”型险象，若在表达式中包含“与”项BC，即可消除险象。由逻辑代数公式（包含律）可知，所以BC是函数的一个冗余项，将BC加入函数表达式中并不影响原函数的功能。 增加了冗余项BC后的逻辑电路图如图3-39所示。图3-39例3.8增加冗余项后逻辑电路图本文档共114页；当前第73页；编辑于星期三\8点17分（2）卡诺图法我们知道,当逻辑函数对应的卡诺图中存在相切的圈，而相切的两个方格又没有同时被另一个圈包含，则当变量组合在相切方格之间变化时，存在险象。因此，通过增加由这两个相切方格组成的圈，就可以消除险象。例3.9某组合电路对应的函数表达式为F(A,B,C,D)=，试用增加冗余项的方法消除该电路中可能产生的险象。本文档共114页；当前第74页；编辑于星期三\8点17分 解首先，作出函数的卡诺图。为了消除险象，可在卡诺图上增加两个多余的卡诺圈，分别把最小项m5，m7和m9，m13圈起来，如图3-40中虚线所示。增加两个冗余项后，函数表达式变为：

F(A,B,C,D)=图3-40例3.9卡诺图本文档共114页；当前第75页；编辑于星期三\8点17分3.5常用组合逻辑集成电路3.5.1译码器 译码器是对具有一定含义的输入进行翻译，将输入代码转换成相应输出信号的一种组合逻辑电路。

1.二进制译码器二进制译码器一般有n个输入变量，2n个输出变量，每个输出变量对应一个最小项。二进制译码器一般有一个或者多个使能输入端，当使能输入端为规定的有效电平时，二进制译码器处于工作状态。从功能上讲，当二进制译码器处于工作状态时，一旦输入变量的取值确定以后，仅有一个输出端为有效电平，其余的(2n－1)个输出端为无效电平。如果有效电平是高电平，则无效电平是低电平，或者相反。本文档共114页；当前第76页；编辑于星期三\8点17分表3-774LS138的真值表图3-41

74LS138二进制译码器本文档共114页；当前第77页；编辑于星期三\8点17分

由表3-7可知,74LS138有3个输入端C、B和A，8个输出端~

和以及3个使能端G1、和。当G1=1、和均为“0”时，74LS138处于工作状态。当输入变量CBA为“000”时，输出端=0，其他的输出端的输出都为“1”；当输入变量CBA为“001”时，输出端=0，其他的输出端的输出都为“1”。可以得到每个输出的逻辑函数为：，，…，，即74LS138的每一个输出变量。注意，在74LS138中变量A处在最右边的位置。 由于74LS138译码器的每一个输出变量，因此使用74LS138译码器可以实现三变量的逻辑函数。本文档共114页；当前第78页；编辑于星期三\8点17分例3-10使用74LS138实现一位全加器功能。 解：第1步，G1接5V，和接地（GND）。 第2步，写出一位全加器的本位和Si以及进位Ci的表达式。Si(Ai,Bi,Ci-1)=∑m(1,2,4,7)==Ci(Ai,Bi,Ci-1)=∑m(3,5,6,7)==

为了使用74LS138译码实现一位全加器，将74LS138译码器的输入变量C、B、A分别作为一位全加器的三个变量Ai、Bi和Ci-1。本文档共114页；当前第79页；编辑于星期三\8点17分 第3步，画出逻辑电路图（见图3-42）。图3-42例3-10的逻辑电路图本文档共114页；当前第80页；编辑于星期三\8点17分例3-11用74LS138译码器和“与非”门实现逻辑函数：F(A，B，C，D)=∑m(2，4，6，8，10，12，14)。 解：主要是如何用3∶8线译码器实现4∶16线译码器的功能的问题。可借助74LS138的使能输入端来实现，方法是用译码器的一个使能端作为译码输入端，将两个3∶8线译码器扩展成4∶16线译码器。 先将表达式变换为：

=然后，按图3-43进行连接即可。图3-43例3-11的逻辑电路图本文档共114页；当前第81页；编辑于星期三\8点17分2.二-十进制译码器 二-十进制译码器的功能是将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。常用芯片74LS42是一个将8421码转换成十进制数字的译码器，图3-44给出了74LS42芯片逻辑电路图，图3-45给出了74LS42芯片引脚图和逻辑符号。本文档共114页；当前第82页；编辑于星期三\8点17分图3-4474LS42芯片逻辑电路图图3-4574LS42芯片引脚图和逻辑符号本文档共114页；当前第83页；编辑于星期三\8点17分表3-874LS42译码器的功能表本文档共114页；当前第84页；编辑于星期三\8点17分3.数字显示译码器在数字系统中使用的是二进制数，有时需要将数字系统中的二进制数用十进制数的形式显示出来，因此以十进制数显示数字系统中的二进制数是不可缺少的逻辑电路。显示数字的逻辑电路一般由计数器、译码器和数码显示器组成，如图3-46所示。图3-46显示数字逻辑电路的结构框图本文档共114页；当前第85页；编辑于星期三\8点17分

在图3-46中，计数器提供二进制数；译码器是称为七段数字译码器的逻辑电路，七段数字译码器用于译码并驱动数码显示器，共同完成以十进制数形式显示二进制数的功能；数码显示器是七段数码显示器，用于显示一位十进制数。图3-47七段式数字显示器(分别是七段式数字显示器正面外形图、发光段组合发光二极管共阳极连接、共阴极连接）本文档共114页；当前第86页；编辑于星期三\8点17分图3-4874LS47译码器的逻辑电路图本文档共114页；当前第87页；编辑于星期三\8点17分

表3-974LS47译码器的功能表本文档共114页；当前第88页；编辑于星期三\8点17分

为灭零输入端，用来熄灭无意义0的显示。为熄灭输入端/灭零输出端，当=0时，无论其他输入如何，显示管七段均熄灭。利用熄灭控制功能，可以在不需要观察时全部熄灭显示器来降低系统功耗。与共用一个引脚，当=0且输入码为0时，为0，不显示数字0，通常用来把有效数字前面的0灭掉。当控制信号均为1时，译码器完成正常译码显示功能。图3-49八位数字显示系统的灭零控制本文档共114页；当前第89页；编辑于星期三\8点17分图3-50共阳七段数码管与74LS47译码器的连接本文档共114页；当前第90页；编辑于星期三\8点17分图3-51共阴七段数码管与74LS48译码器的连接本文档共114页；当前第91页；编辑于星期三\8点17分3.5.2编码器 将某一个输入信号通过组合逻辑电路转换为一个具有特定含义的代码输出，这个过程称为编码。具有编码功能的逻辑电路称为编码器。编码器一般有若干个输入，在某一个时刻，只有一个输入信号被转换为编码输出。本文档共114页；当前第92页；编辑于星期三\8点17分1、开关式8421BCD编码器图3－52开关式8421BCD编码器逻辑电路图本文档共114页；当前第93页；编辑于星期三\8点17分表3-10开关式8421BCD编码器真值表本文档共114页；当前第94页；编辑于星期三\8点17分2.优先编码器优先编码器的输入信号之间存在着高与低的级别关系，较高级别的输入信号能够屏蔽较低别的输入信号。例如，当有一个较低级别的输入信号给优先编码器的时候，输出端是该较低级别输入信号的编码。如果此时有一个较高级别的输入信号输入到优先编码器，则它的输出端就不是较低级别输入信号的编码，而是较高级别输入信号的编码。优先编码器可以多片连接在一起使用，称为级联。本文档共114页；当前第95页；编辑于星期三\8点17分

图3-5374LS148优先权编码器逻辑电路图和逻辑符号图本文档共114页；当前第96页；编辑于星期三\8点17分表3-11优先编码器74LS148的真值表本文档共114页；当前第97页；编辑于星期三\8点17分

用于多片74LS148级联。如果是使用多片优先权编码器，端连接另一片74LS148的端。在级联中，74LS148优先编码器使用输出为高电平，阻止级别低的优先级编码器工作。图3－54两片74LS148级联构成16个优先级编码器本文档共114页；当前第98页；编辑于星期三\8点17分3.5.3数据选择器数据选择器是一种多路输入，单输出的组合逻辑电路。它的逻辑功能是从多路输入中选择一路输入送到输出端输出，所选择的输入由输入选择控制端决定。如果一个数据选择器有2n个输入端，则要有n个输入选择控制端。常用的数据选择有4路选择器、8路选择器和16路选择器。本文档共114页；当前第99页；编辑于星期三\8点17分74LS151的逻辑符号图表3-1274LS151真值表本文档共114页；当前第100页；编辑于星期三\8点17分从表3-11表可知，当使能端为“1”时，74LS151处在非工作状态。当为“0”时，如果CBA=010时，Y=D2,，说明D2输入端上的数据被选择并且从Y出端送出。74LS151的逻辑函数表达式为Y(C，B，A)=

+

+

+

+

+

+

+

=

类似地，可以写出2n路选择器的输出表达式

本文档共114页；当前第101页；编辑于星期三\8点17分

从使用的角度，数据选择器除了具有从多路输入中选择一路输入送到输出端输出的功能外，还可以使用数据选择器实现逻辑函数。使用数据选择器实现逻辑函数的方法是首先要确定把逻辑函数中哪些变量是作为选择控制端，然后确定8个数据输入端的数据。例3-12使用74LS151实现F（A2，A1，A0）=∑m（1，2，3，7）解：根据题目要求，使用74LS151实现逻辑函数F（A2，A1，A0）=∑m（1，2，3，7），首先要确定逻辑函数F（A2，A1，A0）中的3个变量A2、A1和A0哪个作为选择控制端。把逻辑函数F（A2，A1，A0）中的3个变量A2、A1和A0要分别作为C、B和A的输入，即C=A2，B=A1，A=A0。本文档共114页；当前第102页；编辑于星期三\8点17分

再来确定数据输入端D0、D1、…D7的数据。根据逻辑函数F（A2，A1，A0）的表达式，当A2A1A0=001、或者010、011、111时，逻辑函数F（A2，A1，A0）的值为1。因此，数据输入端D1=1、D2=1、D3=1、D7=1，其它数据输入端为0。也就是，A2A1A0=001、或者010、011、111时，分别把数据输入端D1=1、D2=1、D3=1、D7=1数据送到输出端Y输出，达到用74LS151实现F（A2，A1，A0）=∑m（1，2，3，7）的目的。图3-56例3-12的逻辑图本文档共114页；当前第103页；编辑于星期三\8点17分3.5.4数据分配器数据分配器又称多路分配器(Demultiplexer)，常用DEMUX表示。数据分配器的结构与数据选择器正好相反，它是一种单输入、多输出组合逻辑部件，由选择控制变量决定输入从哪一路输出。图3-574路DEMUX的逻辑电路图和逻辑符号本文档共114页；当前第104页；编辑于星期三\8点17分由功能表可知，4路DEMUX的输出表达式为：表3-134路