EITP理论考试题库

一、基础知识

1、（7FF）脩=（011111111111）2

2、若二输入与门L1、二输入或门L2的•个输入端接地，另一端接高电平，则与门的输出L1、或门的

输出L2分别为Ll=0、L2=l.

3、10001101B的补码为11110011B

4、C语言中最简单的数据包括（整型、实型、字符型）

5、C语言提供的合法的数据类型关键字是（char）

6、-维数组的是（chara[]={0,1,2,3,4,5}）

7、已知1只共阴极LED显示器，其中a笔段为字形代码的最低位，若需显示数字1,则它的字形代码

应为（F9H）

8、在8段LED显示中，下面哪一种方式最省电（动态扫描方式）

9、VHDL属于（普通硬件）描述语言

10、在C语言的基础上演变而来的硬件描述语言是（Verilog）

11、基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（自顶向下）设计法。

12、在EDA工具中，能完成在目标系统器件上布局布线软件称为（下载器）

13、端口复用时，其数据、地址顺序是（先送地址再送数据）

14、使用ISE软件实现原理图设计输入，应采用（图形编辑）方式

15、使用ISE工具软件实现文本设计输入，应采用（文本编辑）方式

16、使用ISE工具软件建立仿真文件，应采用（波形编辑）方式

17、在ISE软件中，完成编译表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编译

文件汇编等操作，并检查设计文件是否正确的过程称为（综合）

18、在ISE集成环境下为图形文件产生一个元件符号的主要用途是（被高层次电路设计调用）

19、基于EDA软件的FPGA/CPLD设计流程：（原理图、HDL文本输入一功能仿真一综合一适配一编

程下载一硬件测试）

20、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（设计实体）

21、在87版VHDL标识符命名规则中，以（字母）开头的标识符是正确的。

22、在VHDL中，（变量）不能将信息带出对它定义的当前设计单元。

23>VHDL中条件信号赋值语句WHEN_ELSE属于（并行）语句。

24、对于信号和变量的说法：（信号在整个结构体内的任何地方都能适用）。

25、边界扫描测试技术主要解决（数字系统）的测试问题。

二、概念知识

1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但

不涉及现实改功能块的具体电路的IP核为软核。

2、IP核在EDA技术和开发中具有卜分重要的地位，IP是指知识产权。

3、CPLD的可编程是主要基于与或阵列可编程结构。

4、以下对于进程PROCESS进程语句本身是并列语句。

5、XC3S100e_4VQ100中的VQ100指封装。

6、Xilinx公司的LUT指查找表。

7、锁存器具有电平有效特性。

8、寄存器具有触发沿有效特性。

9、VHDL软件包是一个集中过程（procedure）,函数（function）,常数（constant）、元件（component）

等有关部件为进一步重新使用的机构。

10、Spartan6系列的器件组成SliceM的LUT除了实现逻辑函数和存储器外,还能实现移位寄存器功能。

11、Spartan6系列的器件组成SliceM的LUT除了实现逻辑函数和存储器外，还能实现1个32位移位

寄存器和2个16为移位寄存器功能。

12、Spartan6系列的器件组成SliceM的数量占Silce总数的百分比为25%。

13、Spartan6系列的器件组成SliceM的LUT可以实现逻辑+算术运算+存储器+移位寄存器功能。

14、VHDL是在1983年正式推出的。

15、VerilogHDL是在1987年正式推出的。

16、Spartan6系列的器件的SliceM和Slice除LUT和触发器FF之外，还包含高速进位链路电路。

17、Spartan6系列的器件的Slice中每个LUT有两个触发器FF可SPI适合流水应用。

18、Spartan6系列的器件组成SliceX的数量占Slice总数的百分比50%。

19、Spartan6系列的器件组成SliceX的LUT可以实现逻辑等功能。

20、Spartan6系列的器件的SliceL和SliceM中包含为算术运算的2选1多路开关和异或门电路。

三、能力提高

1、利用模数转换器(ADC)可以设计键盘检测功能电路，采用行列式结构，按键安装在行和列的交点

量化等级区间：将0V~Vcc电压进行0~1023等级量化；S1(1023)、S2(960)、S3(896)、S4(832)、

S5(768)、S6(704)、S8(576)、S9(512)、S10(448)>S11(384)、S12(320)、S13(256)、S14

(192)、S15(128)、S16(64)

编码：采用10位二进制编码，编码值分为：(将下面括号中的10进制数值直接转为2二

进制)

S1(1023)对应的(1111111111)S2(960)对应的(1111000000)

S1(896)对应的(1110000000)S1(832)对应的(1101000000)

S1(768)对应的(1100000000)S1(704)对应的(1011000000)

S1(640)对应的(1010000000)S1(576)对应的(1001000000)

S1(512)对应的(1000000000)S1(448)对应的(0111000000)

S1(384)对应的(0110000000)S1(320)对应的(0101000000)

S1(256)对应的(0100000000)S1(192)对应的(0011000000)

S1(128)对应的(0010000000)S1(64)对应的(0001000000)

基本原理：若干个按键及电阻，每个按键均与一电阻并联组成按键组，各按键组再一次串

联，串联按键组一端链接电源VDD,另一•端通过电阻与接地；在任意两个串联的按键组之

间去信号作为信号输出端，该端与控制芯片AD采样端口连的接触发任意按键，控制芯片

采集到模拟电压信号，转换后根据电压数值查键值与按键操作对应表，找到对应按键，控

制执行相应的操作。本电路相比于扫描按键实现方式，课有效避免重键无法检测或漏键的

问题之需要占用一个CPU的接口，即可扩展多个按键，利于电子产品硬件系统设计；按键

识别采用A/D采样接口配合查表方式。

2.CPLD与FPGA结构有何不同，使用时有什么不同之处；并说明用CPLD/FPGA和硬件

描述语言进行嵌入式应用系统开发的步骤。

答：1、CPLD与FPGA结构的不同：

1）结构上的不同

2）集成度的不同

CPLD：500-50000门；

FPGA：1K-100M门

3）应用范围的不同

CPLD：逻辑能力强而寄存器少（1K左右），适用于控制密集型系统；

FPGA：逻辑能力较弱，但寄存器多（100多K）,适于数据密集型系统。

4）使用方法的不同

CPLD：使用FlashROM,掉电后不会丢失，使用时无需外接配置芯片；

FPGA：使用SRAMROM,掉电后会丢失，使用时需外接配置芯片。

2、系统开发步骤：

1、设计输入

a、创建VHDL设计工程（建立工程文件夹）

b、编程VHDL源程序文件

c、将当前设计文件设置成工程文件

2、选择目标器件

3、引脚锁定

4、编译文件

5、设计校验

6、器件配置与编程下载

3.分析下面的TESTCTL.VHD程序的功能，说明各输入端口的有效状态，列出输出端口的

状态变化情况。

-TESTCTL.VHD

LIBRARYIEEE

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYTESTCTLIS

PORT（CLK:INSTD_LOGIC;

TSTEN,LOAD,CLR_CNT:OUTSTD_LOGIC）;

ENDENTITYTESTCTL;

ARCHITECTUREARTOFTESTCTLIS

SIGNALDIV2CLK:STD_LOGIC）;

BEGIN

PROCESS（CLK）IS

BEGIN

IFCLK'EVENTANDCLK=TTHEN

DIV2CLK<=NOTDIV2CLK;

ENDIF

ENDPROCESS;

PROCESS(CLK,DIV2CLK)IS

BEGIN

IFCLK=,0,ANDDIV2CLK=,0,THEN

CLR_CNT<=,T;

ELSECLR_CNT<=,0,;

ENDIF

ENDPROCESS;

LOAD<=NOTDIV2CLK;

TSTEN<=DIV2CLK;

ENDARCHITECTUREART;

答：端口变化情况如图所示：

CLK

DIV2CLK

CLR-CNT

LOADrt

4、试用VHDL设计2-4译码器

方法1：使用逻辑左移运算符

libraryieee;

useieee.std_logic_l164.all;

useieee.std_logic_unsigned.all;

entitydecoderis

port(inp:instd_logic_vector(1downto0);

outp:outstd_logic_vector(3downto0));

enddecoder;

architecturertlofdecoderis

begin

outp<="0001"sll(conv_integer(inp));

endrtl;

方法2：使用process语句

libraryieee;

useieee.std_logic_l164.all;

useieee.std_logic_unsigned.all;

entitydecoderis

port(inp:instd_logic_vector(1downto0);

outp:outstd_logic_vector(3downto0));

enddecoder;

architecturertlofdecoderis

begin

process(inp)

begin

outp<=(others=>?0,);