流水线实验报告1理解计算机指令协调工作原理初步掌握设计和实现

工作（理想状况下，从而大大提高了工作效率。理论上，5级流水线时钟周期最少为单周期CPU的1/5.流水线中的每个阶段和流水线寄存器都对应一个verilog文件。如IF阶段modulepipeif(pcsource,pc,bpc,rpc,jpc,,pc4,ins,memclock);input[31:0]pc,bpc,rpc,jpc;input[1:0]output[31:0] inputmemclock;always@*pc4=pc+32'h4;mux4x32next_pc(pc4,bpc,rpc,jpc,pcsource, pipeimeminst_mem(pc,ins,memclock);//取指EX/MEM级寄存器input[31:0]input[4:0]inputclk,clrn;output[31:0]output[4:0]reg[31:0]malu,mb;reg[4:0]regalways@(negedgeclrnorposedgeclk)

例化。下面主要介绍对数据和控制的处理。得不到时，发生的。其中有三种是可以通过旁路（添加一个转发单元来解决的且上一条指令会写寄存器（0号寄存器区别对待，避免不必要的转发；if(ewreg&ern0&(ernrs&~em2reg)//reglwif(mwreg&mrn0&(ern!=rs)&mrnrs&~mm2regrMEM段末尾的器输出Lw$1,0($2)Add$5,$5,$5Add$2,$1,$3if(mwreg&mrn0&(mrnrs&mm2reglw认00为直接从rs,rt寄存器中。assignnostall~ewreg&em2reg&ern0&i_rs&ernrs|i_rt&ernassignwreg=(i_add|i_sub|i_and| | i_sll|i_srl|i_sra|i_addi|i_andii_ori|i_xori|i_lw|i_lui assignwmem =i_sw&nostall;经开始IF,ID阶段。如果提前在ID阶段判断是否相等，则可减少一条指令代价。10sw开关用于输入，68sw开in_port1<={28'b0,switch[5:2]};case2'b00:out_port_content<=out_port0;2'b01:out_port_content<=out_port1;2'b10:out_port_content<=out_port2;2'b11:out_port_content<=out_port3;case6'b110000:y<=a0;6'b110001:y<=a1;default:y<=//moreports，可根据需要设计的端口always@(posedgecase6'b100000:out_port0<=datain;//1286'b100001:out_port1<=datain;//1326'b100010:out_port2<=datain;//1366'b100011:out_port3<=datain;//140对应mif0 addi$1,$0, 1:% addi$2,$0,132%2:% addi$3,$0,136%3:% addi$4,$0,140%4:% addi$5,$0,1925:% addi$6,$0,196%6:%(18)loop:lw$7, %7:%lw$8,#%8:%add$9,$7,#%//49:%sub$10,$7,#%A