2012通信与电子系统综合设计

第三部分DSP子系统的结构与设计.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片

机接口CON21CON20输出数码管(动态8

位)输入0/1

控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩展分

析接口Altera

CPLDU42EPM7032AETC44-7电平转换Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF视频扩展4

个LED64M

SDRAMALTERACPLDU11EPM7032以太网DM9000CPLDEMP7032触摸屏LCDUSB1.13

个串口NandFlashHPI电平转换电平转换DSP子系统主要包括DSP：TMS320DM642CPLD：EPM7032AETC44-7FLASH：SST39VF040SDRAM：MT48LC4M32B2UART控制器：TL16C752B1.

DSP的回顾广义定义：数字信号处理（Digital

SignalProcessing）狭义定义：数字信号处理器（Digital

SignalProcessor）DSP的回顾数字信号处理是利用计算机或专用处理器对自然界的模拟信号进行采集、变换、滤波、估值、压缩、增强和识别等处理，以得到符合要求的信号形式。DSP的回顾数字信号处理技术最早是频谱分析、滤波；后来发展到：信号结构、逼近、内插、外推、提取和自适应滤波等；对实时处理的要求提高。DSP的回顾实现数字信号处理的技术通用计算机和微处理器（软件编程）；数字逻辑电路（硬件）；DSP（软件编程+专用硬件结构）DSP芯片的性能提高MAC时间：400ns40ns，运算速度：5MIPS8800MIPS资源占用量：乘法器40%

5%片内RAM：增加一个数量级以上制造工艺：4um

NMOS

0.18um

CMOS引脚数量：64

200以上单片机与DSP的比较单片机：冯-诺依曼结构；DSP：哈佛结构单片机：事务密集型处理器；DSP：运算密集型处理器；DSP有完成高速运算的专门的硬件结构；DSP的中断比单片机少很多。DSP的编程语言汇编语言编程效率高使用不方便高级语言，如C语言跨平台的通用高级语言使用C编译器定点DSP和浮点DSP定点DSP：采用定点格式的数据工作；浮点DSP：采用浮点格式的数据工作；定点数的表示DSP中的数以二进制补码形式表示；例如：二进制数0010000000000011b

=8195二进制数1111111111111100b=-4表示小数时，需要人为确定一个小数点的位置；如：00000010.10100000

表示的值为2.625，记为Q8或S7.8

；浮点数的表示一个浮点数a可以表示为指数和尾数的形式：a

=

m×2e其中，e为指数，m为尾数。尾数通常用归一化数表示，可以分为符号（s）和分数（f）两部分。m=(-2)s+(.f)浮点数表示sef31

3023

220esf310IEEE单精度浮点数格式24

23

22TMS320C3x单精度浮点数格式TI

DSP简介TI公司五代产品：16位定点DSP处理器，源代码向上兼容

TMS320C1xTMS320C2xTMS320C5x32位浮点DSP处理器，源代码向上兼容

TMS320C3xTMS320C4x定点系列和浮点系列的源代码不兼容！TI

DSP的发展主流采用4位数表示的产品型号

TMS320C2xxx TMS320C5xxx TMS320C6xxx以前产品的升级产品归入新的系列多DSP核产品：TMS320C8xOMAP平台OMAP:

Open

Multimedia

ApplicationPlatform代表器件：OMAP5910（C55+ARM9）OMAP3530（C64+ARM9）Davinci平台完整的数字媒体开发平台TMS320DM6446：网络化数字视频编解码应用（ARM926+C64x+视频处理子系统）TMS320DM6443：网络化数字视频解码应用DSP主要特征并行处理的体系结构；流水线处理技术；关键部件采用硬件电路实现；专用的汇编指令；多处理内核。高性能视频/图像定点数字媒体处理器；主频最高可达720MHz，处理速度高达5760MIPS；两级高缓结构，第一级分为数据和程序存储器（各128Kbit），第二级共享（2Mbit）；超长指令字VLIW（宽度为256位）结构，最多可提供8条32位的指令给8个功能单元。2.

TMS320DM642结构内部存储器内部存储器有两级高缓第一级分为：程序高缓（L1P）、数据高缓（L1D），各128Kbit；

第二级高缓为2Mbit（256Kbyte），可配置成高缓或SRAM，程序和数据共享，地址空间为

0x0000

0000-0x0003

FFFF；外部存储器通过EMIF接口连接，地址空间为0x8000

0000之后；在片外设3

个可配置的视频端口1个10/100Mb/s

的以太网控制器（EMAC）1

个管理数据输入/输出模块（MDIO）1个内插VCXO控制接口（VIC）1个多通道缓冲音频串口（McASP0）1

个内部集成电路总线模块（I2C）2个多通道缓冲串口（McBSP）3个32-bit通用定时器1个可用户配置的16-bit或32-bit主机接口（HPI）1个外设模块总线（PCI）1个16个引脚的通用输入输出口（GP0）1个64-bit的无缝外部存储器接口（EMIF）EDMA外部存储器接口（EMIF）EMIF接口C64x有两种类型的EMIF接口:EMIFA是64位数据总线，支持8、16、32、64位数据；EMIFB是16位数据总线，支持8、16位数据；C642采用EMIFA接口DM642的EMIFA接口HPI接口是一个并行接口，可以连接一个外部的处理器；外接处理器对HPI接口起主导作用，所以称之为主机。外接主机可以通过HPI直接访问DSP内部存储空间。外接主机和DSP核可以通过内部或外部的存储器交换信息。外接主机对CPU存储空间的访问能力是由EDMA控制器支持的。HPI接口通过EDMA与CPU相连，可以设置为32位或16位数据宽度。主机接口（HPI）HPI接口共548个管脚DM642封装DSP的引导方式主机引导模式：通过HPI接口的外接主机或PCI接口的外接主机引导；EMIF

引导模式：通过指定的ROM引导；无引导模式：直接从存储器为0的地方执行。DSP的引导方式DSP的引导模式由管脚EA[22：21]的电位决定DSP的引导模式控制电路.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL发光二极管FD0~FD31外扩单片机接口CON21CON20输出数码管(动态8

位)输入0/1

控制开关(8

位)脉冲触发开关(8

位)扩展子

板接口CON1CON2扩展分

析接口Altera

CPLDU42EPM7032AETC44-7电平转换Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF视频扩展4

个LED64M

SDRAMALTERACPLDU11EPM7032以太网DM9000CPLDEMP7032触摸屏LCDUSB1.13

个串口NandFlashHPI电平转换电平转换3.

EPM7032AETC44-7的结构ALTERA的MAX7000系列产品之一；基于EEPROM的可编程逻辑器件；2个逻辑阵列块，宏单元数为32，可用门数为600；最大用户可用I/O引脚为36;支持JTAG标准。（4）通用布线资源MAX7000结构EPM7032封装图74LVT16245低电压16比特三态输出收发器74LVCH162245:16比特三态收发器DSP与FPGA之间的连接表3-29

三条控制总线包含的信号和对应关系控制线1控制线2控制线3（T）SDRAS#DC_AOE#XDC_AOE#（T）SDCAS#DC_ARE#XDC_ARE#（T）SDWE#DC_AWE#XDC_AWE#（T）BE0#DC_BE0#XDC_BE0#（T）BE1#DC_BE1#XDC_BE1#（T）BE2#DC_BE2#XDC_BE2#（T）BE3#DC_BE3#XDC_BE3#（T）CE2#DC_CE2#XDC_CE2#（T）CE3#DC_CE3#XDC_CE3#（T）ECLKOUT2DC_ECLKOUT2XDC_ECLKOUT2表3-30

EPM7032AETC44（U42）输出信号与输入信号的逻辑关系输出信号与输入信号的逻辑关系DC_EMIFA_OE#TCE1#=’0’或TCE2#=’0’或TCE3#=’0’时为’0’，其它为’1’DC_EMIFA_DIRTCE1#=’0’且DC_AOE#=’0’或TCE2#=’0’且DC_AOE#=’0’或TCE3#=’0’且DC_AOE#=’0’时为’1’，其它为’0’DSP_BUFFER_B_DIRTCE2#=’0’时为‘0’，其它为‘1’DSP_BUFFER_B_OE#TCE2#=’0’

且DC_AOE=’0’时为’0’，其它为’1’FLASH_CE#DC_A22=’0’且TCE1#=’0’时为’0’，其它为’1’UART_CSA#DC_A22=’1’且DC_A[8,7,6]=”000”且TCE1#=’0’时为

‘0’UART_CSB#DC_A22=’1’且DC_A[8,7,6]=”001”且TCE1#=’0’时为综合设计5：FPGA与DSP的通信跨时钟域的设计：FIFO、双口RAM、RAM+MUX等；编写FPGA程序实现DSP的外设；编写DSP程序，通过EMIF接口访问FPGA内部的存储器。DSP访问FPGA的设置FPGA位于DSP的CE2空间，起始地址为

0xA000

0000；

对CE2空间的访问要设置几个寄存器：

EMIFA全局控制寄存器：地址0x01800000CE2空间控制寄存器：地址0x01800010CE2空间辅助控制寄存器：地址0x018000504.FLASH：SST39VF040CMOS多功能FLASH；容量4Mbit，可配置为512K·8；区块擦除，区块大小为4Kbyte；单电源2.7-3.6V；低功耗：工作电流5mA。SST39VF040内部结构框图SST39VF040封装图DSP与FLASH之间的连接5.

SDRAM：MT48LC4M32B2SDRAM：同步动态随机存储器（Synchronous

DRAM）；工作速度与系统总线速度同步；分为PC66、PC100、PC133规格；设计平台中采用MT48LC4M32B2；DRAM的工作原理核心部分是多个内存单元，并按二维阵列分布；访问按行地址和列地址进行，第一步读取整个行，第二步在该行中选择要访问的列；DRAM的读取具有破坏性，必须在操作完成时，把行数据写回到同一行中，这一步叫作“Precharge”；具有刷新功能；MT48LC4M32B2128Mbit

CMOS同步DRAM；内部流水线获得高速操作；可配置为4

·

1M·32bit；单电源3.3V；低功耗。MT48LC4M32B2内部结构MT48LC4M32B2的86脚封装DSP与SDRAM之间的连接表3-31SDRAM控制线包含的信号和对应关系DSP管脚名称控制线SDRAM管脚名称ECLKOUT1TECLKOUT1CLKSDCKETSDCKECKECE0TCE0#CSSDRAS#TSDRAS#RASSDCAS#TSDCAS#CASSDWE#TSDWE#WE综合设计6：DSP访问SDRAM设置DSP的相关控制寄存器，完成DSP访问SDRAM的时序要求。编写DSP(C语言)程序，实现对SDRAM

的读写，并把写入的数据与读出的数据

进行比较，来判断读写数据的正确与否。测试SDRAM访问的速度。DSP访问SDRAM的设置SDRAM位于DSP的CE0空间，起始地址为0x8000

0000；

对CE0空间的访问要设置几个寄存器：

EMIFA全局控制寄存器：地址0x01800000CE0空间控制寄存器：地址0x01800008CE0空间辅助控制寄存器：地址0x01800048SDR