《数字电子技术》课件第5章 组合逻辑电路

第5章时序逻辑电路内容提要

任一时刻电路的输出不仅取决于当时的输入，而且还取决于电路原来的状态，也就是说，原来的输入对现在的输出是有影响的。显然，和组合逻辑电路不同的是，时序逻辑电路应该有类似于触发器之类的存储元件，才能存储以往的信息，这样才能对当前的电路的输出产生影响，因此，时序逻辑电路是有记忆的。时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。本章内容5.1时序逻辑电路的基本概念5.2时序逻辑电路的一半分析方法5.3计数器5.4数码寄存器和移位寄存器5.5同步时序逻辑电路的设计方法一．时序逻辑电路的结构及特点。5.1时序逻辑电路的基本概念时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。任一时刻的输出信号不仅取决于此时刻的输入信号。而且取决于上一个时刻的输出状态。包含组合逻辑电路和存储电路；包含反馈电路。反馈电路将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定电路的输出。由触发器作存储器件的时序电路的基本结构框图按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。米里型电路的外部输出Z既与触发器的状态Qn有关，又与外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态Qn有关，而与外部输入X无关。二．时序逻辑电路的分类5.2时序逻辑电路的一般分析方法一．分析方法步骤①根据给定的电路图，分别写出电路的输出方程、存储电路的各级触发器的驱动方程，然后将驱动方程代入各级触发器的特性方程中，得到各自的状态方程(即次态方程)，这些状态方程就是电路的状态方程。②将输入变量和各级触发器的初态(即原来状态或者现态)的所有可能取值进行组合，并代入各自的状态方程和电路的输出方程，计算得到状态转换表。③根据状态转换表的状态变化规律，画出对应的状态转换图或时序图。④根据状态转换图或时序图说明整个电路的逻辑功能和特性。二．同步时序逻辑电路的分析举例

例5.2.1：试分析图5.2.1所示的时序逻辑电路图5.2.1例5.2.1的逻辑电路图解：由于图5.2.1为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源CP，所以各触发器的时钟方程可以不写。（1）写出输出方程：

（2）写出驱动方程：

（3）写出JK触发器的特性方程然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（4）作状态转换表及状态图

由于输入控制信号X可取1，也可取0，所以分两种情况列状态转换表和画状态图。①当X=0时。将X=0代入输出方程和触发器的次态方程，则输出方程简化为：触发器的次态方程简化为：

设电路的现态为依次代入上述触发器的次态方程和输出方程中进行计算，得到X=0时的状态表，如表5.1所示根据表5.2.1所示的状态转换表可得x=0时状态转换图如图5.2.2所示。②当X=1时。输出方程简化为触发器的次态方程简化为计算可得电路的状态转换表如表5.2所示，状态图如图5.2.3所示。将图5.2.2和图5.2.3合并起来，就是电路完整的状态图。（5）画时序波形图，如图5.2.4所示。（6）逻辑功能分析该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态（最大数）时，输出Z=1。当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态（最小数）时，输出Z=1。所以该电路是一个可控的3进制计数器，当X=0时，作加法计数，Z是进位信号；当X=1时，作减法计数，Z是借位信号。图5.2.4例5.2.1电路的时序波形图三．异步时序逻辑电路的分析举例例5.2.2：试分析图5.2.5所示的时序逻辑电路图5.2.5例5.2.2的逻辑电路图解：（1）写出各逻辑方程式。①时钟方程：

CP0=CP

（时钟脉冲源的上升沿触发。）

CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变。）②输出方程：③各触发器的驱动方程：（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（3）作状态转换表、状态图、时序图根据状态转换表5.3可得状态转换图如图5.2.6所示，时序图如图5.2.7所示。（4）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。表5.3例5.2.2电路的状态转换表5.3计数器5.3.1二进制计数器5.3.2非二进制计数器5.3.3集成计数器的应用计数器的分类：按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。5.3.1．二进制计数器1．二进制异步计数器（1）二进制异步加法计数器图5.3.1所示为由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成T’触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。由JK触发器组成的4位异步二进制加法计数器的逻辑图由于该电路的连线简单且规律性强，无须用前面介绍的分析步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。用“观察法”作出该电路的时序波形图如图5.3.2所示，状态图如图5.3.3所示。由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有0000～1111共16个状态，所以也称16进制（1位）加法计数器或模16（M=16）加法计数器。图5.3.1所示电路的时序图图5.3.1所示电路的状态图另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。将图5.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的端就可构成二进制异步减法计数器，其工作原理请读者自行分析。D触发器组成的4位异步二进制减法计数器的逻辑图如图5.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的逻辑图。（2）二进制异步减法计数器用JK触发器和D触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。图5.3.4电路的时序图图5.3.6图5.3.4电路的状态图D触发器组成的4位异步二进制减法计数器的逻辑图图5.3.42．二进制同步计数器（1）二进制同步加法计数器

图5.3.7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。各触发器的驱动方程分别为：

J0=K0=1

J1=K1=Q0，

J2=K2=Q0Q1，

J3=K3=Q0Q1Q2图5.3.74位同步二进制加法计数器的逻辑图4位二进制同步加法计数器的状态表如表5.4所示计数脉冲序号电路状态等效十进制数Q3

Q2

Q1

Q00123456789101112131415160000000100100011010001010110011110001001101010111100110111101111000001234567891011121314150（2）二进制同步减法计数器4位二进制同步减法计数器的状态表如表5.5所示，计数脉冲序号电路状态等效十进制数Q3

Q2

Q1

Q00123456789101112131415160000111111101101110010111010100110000111011001010100001100100001000001514131211109876543210分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图5.3.7所示电路的各触发器的驱动方程改为：当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作减法计数，实现了可逆计数器的功能。图5.3.8二进制可逆计数器的逻辑图3．集成二进制计数器举例（1）4位二进制同步加法计数器7416174161具有以下功能①异步清零。②同步并行预置数③计数④保持。（2）4位二进制同步可逆计数器741917419l的逻辑功能示意图及引脚图（a）逻辑功能示意图

（b）引脚图74191的时序图74191的功能表5.3.2非二进制计数器1．8421BCD码同步十进制加法计数器图5.3.118421BCD码同步十进制加法计数器的逻辑图图5.3.11所示为由4个下降沿触发的JK触发器组成的8421BCD码同步十进制加法计数器的逻辑图。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析：（1）写出驱动方程：（2）写出JK触发器的特性方程然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表5.8所示表5.8图5.3.11电路的状态表（4）作状态图及时序图。状态图时序图（5）检查电路能否自启动完整的状态图2．8421BCD码异步十进制加法计数器8421BCD码异步十进制加法计数器的逻辑图（1）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）

CP1=Q0（当FF0的Q0由1→0时，Q1才可能改变状态，否则Q1将保持原状态不变。）

CP2=Q1（当FF1的Q1由1→0时，Q2才可能改变状态，否则Q2将保持原状态不变。）

CP3=Q0（当FF0的Q0由1→0时，Q3才可能改变状态，否则Q3将保持原状态不变。）②各触发器的驱动方程：（2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表3．集成十进制计数器举例（1）8421BCD码同步加法计数器7416074160的逻辑功能示意图和引脚图（a）逻辑功能示意图（b）引脚图74160的功能表（2）二—五—十进制异步加法计数器742904290的功能表74290具有以下功能①异步清零。②异步置数。③计数。5.3.3集成计数器的应用1．计数器的级联（1）同步级联。74161同步级联组成8位二进制加法计数器（2）异步级联。74191异步级联组成8位二进制可逆计数器74290异步级联组成100进制计数器2．组成任意进制计数器（1）异步清零法。异步清零法组成6进制计数器（2）同步清零法同步清零法组成6进制计数器（3）异步预置数法异步置数法组成余3码十进制计数器（4）同步预置数法。集成计数器74160和与非门组成的7进制计数器

解：因为N＝48，而74160为模10计数器，所以要用两片74160构成此计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再借助74160异步清零功能，在输入第48个计数脉冲后，计数器输出状态为01001000时，高位片（2）的Q2和低位片（1）的Q3同时为1，使与非门输出0，加到两芯片异步清零端上，使计数器立即返回00000000状态，状态01001000仅在极短的瞬间出现，为过渡状态，这样，就组成了48进制计数器，其逻辑电路如图5.3.25所示。例5.3.1

用74160组成48进制计数器。图5.3.25例5.3.1的逻辑电路图3．组成分频器

例5.3.2

某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。

解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可，其逻辑电路如图5.3.26所示。图5.3.26例5.3.2的逻辑电路图用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下：第一步构成一个模P计数器；第二步选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，把地址输入端与计数器的输出端适当地连接在一起。4．组成序列信号发生器脉冲分配器是数字系统中定时部件的组成部分，它在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲，用以协调系统各部分的工作。例5.3.3

试用计数器74161和数据选择器设计一个01100011序列发生器。5．组成脉冲分配器解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图5.3.28所示。图5.3.28计数器和数据选择器组成序列信号发生器5.4数码寄存器与移位寄存器5.4.1数码寄存器5.4.1数码寄存器数码寄存器——存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。前面介绍的各种集成触发器，就是一种可以存储一位二进制数的寄存器，用n个触发器就可以存储n位二进制数。74LS175的功能表4位集成寄存器74LSl75a）逻辑图（b）引脚排列5.4.2移位寄存器1．单向移位寄存器（1）4位右移寄存器。D触发器组成的4位右移寄存器右移寄存器时序图移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也可从Q3串行输出。串行输出时，要继续输入4个移位脉冲，才能将寄存器中存放的4位数码1101依次输出。图5.4.3中第5到第8个CP脉冲及所对应的Q3、Q2、Q1、Q0波形，就是将4位数码1101串行输出的过程。所以，移位寄存器具有串行输入—并行输出和串行输入—串行输出两种工作方式。右移寄存器的状态表（2）左移寄存器D触发器组成的4位左移寄存器5.4.3集成移位寄存器7419474194是由四个触发器组成的功能很强的四位移位寄存器集成移位寄存器74194（a）逻辑功能示意图（b）引脚图（1）异步清零。（2）S1、S0是控制输入当RD=1时74194有如下4种工作方式①当S1S0=00时，不论有无CP到来，各触发器状态不变，为保持工作状态。②当S1S0=01时，在CP的上升沿作用下，实现右移（上移）操作，流向是SR→Q0→Q1→Q2→Q3。③当S1S0=10时，在CP的上升沿作用下，实现左移（下移）操作，流向是SL→Q3→Q2→Q1→Q0。④当S1S0=11时，在CP的上升沿作用下，实现置数操作：D0→Q0，D1→Q1，D2→Q2，D3→Q3。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。当RD=0时即刻清零，与其他输入状态及CP无关。5.4.4移位寄存器构成的移位型计数器1环形计数器用74194构成的环形计数器（a）逻辑图（b）状态图用74194构成的扭环形计数器（a）逻辑图（b）状态图5.5同步时序逻辑电路的设计方法

5.5.1同步时序逻辑电路的设计方法5.5.1同步时序逻辑电路的设计方法1．同步时序逻辑电路的设计步骤（1）根据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简。原始状态图（表）通常不是最简的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。（3）状态分配，又称状态编码。（4）选择触发器的类型。触发器的类型选得合适，可以简化电路结构。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。2．同步计数器的设计举例例5.5.1设计一个同步5进制加法计数器

解：设计步骤如下。（1）根据设计要数器，所以应求，设定状态，画出状态转换图。由于是5进制计有5个不同的状态，分别用S0、S1、…、S4表示。在计数脉冲CP作用下，5个状态循环翻转，在状态为S4时，进位输出Y=1。（2）状态化简。5进制计数器应有5个状态，不须化简。（3）状态分配，列状态转换编码表。由式2n≥N＞2n-1可知，应采用3位二进制代码。该计数器选用三位自然二进制加法计数编码，即S0=000、S1=001、…、S4=100。由此可列出状态转换表如表5.16所示。表5.16例5.5.1的状态转换表（4）选择触发器。本例选用功能比较灵活的JK触发器。（5）求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表如表5.17所示。三个无效状态101、110、111作无关项处理。根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图。如图5.5.1所示触发器的驱动表可得各触发器的驱动卡诺图。如图5.5.1所示表5.17JK触发器的驱动表图5.5.1例5.5.1各触发器的驱动卡诺图再画出输出卡诺图，可得电路的输出方程将各驱动方程与输出方程归纳如下：（6）画逻辑图。根据驱动方程和输出方程，画出5进制计数器的逻辑图如图5.5.2所示图5.5.2例5.5.1的逻辑图（7）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图5.5.3所示。可见，如果电路进入无效状态101、110、111时在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动图5.5.3状态图3．一般时序逻辑电路的设计举例例5.5.2设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。解：（1）根据设计要求，设定状态，画出状态转换图。S0——初始状态或没有收到1时的状态；S1——收到一个1后的状态；S2——连续收到两个1后的状态；S2——连续收到三个1（以及三个以上1）后的状态。（2）根据题意可画出如图5.5.4所示的原始状态图。（3）状态化简。状态化简就是合并等效状态。所谓等效状态就是那些在相同的输入条件下，输出相同、次态也相同的状态。观察图5.5.4可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，图5.5.5是经过化简之后的状态图。图5.5.4例5.5.2的原始状态图

图5.5.5化简后的状态图图5.5.6编码后的状态图（4）状态分配，列状态转换编码表。本例取S0=00、S1=01、S2=11。图5.5.6是该例的编码形式的状态图。由图5.5.6可画出编码后的状态表如表5.18所示表5.18例5.5.2的编码状态表表5.18例5.5.2的编码状态表（5）选择触发器，求出状态方程、驱动方程和输出方程。本例选用2个D触发器，列出D触发器的驱动表如表