第四章组合逻辑

第四章组合逻辑第1页，共122页，2023年，2月20日，星期四主要内容：组合逻辑电路的分析和设计方法；半加器、全加器、编码器、译码器、数据选择器及数值比较器等；组合逻辑电路中的竞争冒险现象第2页，共122页，2023年，2月20日，星期四

4.2.1组合逻辑电路的分析组合逻辑电路的分析是根据给定的逻辑电路进行逻辑解析，找出其输出信号和输入信号之间的逻辑关系，从而确定电路的逻辑功能。分析过程一般包含4个步骤：4.2组合逻辑电路的分析和设计第3页，共122页，2023年，2月20日，星期四逻辑图逻辑表达式1最简与或表达式化简2从输入到输出逐级写出12第4页，共122页，2023年，2月20日，星期四最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4第5页，共122页，2023年，2月20日，星期四逻辑图逻辑表达式例：最简与或表达式第6页，共122页，2023年，2月20日，星期四真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Ｙ=1；A、B全为1时，Ｙ=0。所以Ｙ和A、B的逻辑关系为与非运算的关系。电路的逻辑功能第7页，共122页，2023年，2月20日，星期四[例]：组合电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。第8页，共122页，2023年，2月20日，星期四（2）化简与变换：（3）由表达式列出真值表。（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。第9页，共122页，2023年，2月20日，星期四[例]：说明下图所示逻辑电路的功能。解：（1）写出输出端的逻辑表达式：第10页，共122页，2023年，2月20日，星期四（2）此式已不能在化简。（3）列出真值表。ABCL00000011010101101001101011001111（4）逻辑功能分析：由真值表可知，当输入变量A、B、C中有一个或三个同时为1时，输出为1，否则输出为0。即同时输入奇数个1时，输出为1，因此该电路的逻辑功能为三位奇数检验器，也叫奇偶较验器，判奇电路。第11页，共122页，2023年，2月20日，星期四4.2.2组合逻辑电路的设计方法组合逻辑电路的设计，就是根据逻辑要求画出逻辑电路图的过程。因此组合逻辑电路的设计步骤与组合逻辑电路的分析步骤相反。设计过程一般包含4个步骤：第12页，共122页，2023年，2月20日，星期四真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1穷举法1第13页，共122页，2023年，2月20日，星期四2逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用异或门实现第14页，共122页，2023年，2月20日，星期四真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Ｙ，根据逻辑要求列出真值表。1穷举法122逻辑表达式第15页，共122页，2023年，2月20日，星期四3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC56第16页，共122页，2023年，2月20日，星期四解：（1）列真值表：例：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从F0、F1、F2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现。

第17页，共122页，2023年，2月20日，星期四（2）由真值表写出各输出的逻辑表达式：

（3）根据要求，将上式转换为与非表达式：

（4）画出逻辑图。第18页，共122页，2023年，2月20日，星期四例：设计一个将余3码变换成8421BCD码的组合逻辑电路。解：（1）根据题目要求，列出真值表：第19页，共122页，2023年，2月20日，星期四（2）用卡诺图进行化简。（注意利用无关项）第20页，共122页，2023年，2月20日，星期四（3）由逻辑表达式画出逻辑图。第21页，共122页，2023年，2月20日，星期四

多输出函数电路是一种同一组输入变量下具有多个输出的逻辑电路，组合电路有m(m>=2)个输出。设计多输出电路的特殊问题是确定各输出函数的公用项，以使整个电路为最简，而不片面追求每个输出函数为最简。多输出函数的公用项可通过卡诺图法求得。多输出电路是一个整体，虽然从“局部”的观点看，每个单输出电路是最简的，但从“全局”来看，多输出电路并不是最简的。第22页，共122页，2023年，2月20日，星期四用与非门实现下列多输出函数：

F1=∑（1，3，4，5，7）

F2=∑（3，4，7）解

如果将F1、F2看作两个孤立的函数，并假定输入提供原、反变量，用卡诺图分别化简这两个函数，可得

如果从全局考虑F1、F2的各组成项，尽量使它们具有公有项而又不改变逻辑等价性，则有：按此表达式所得的逻辑图少了一个门。尽管F1已不是最简表达式，但由于F1和F2有公有项，整个电路反而简单了。BCA000111100111111111第23页，共122页，2023年，2月20日，星期四4.3常用组合逻辑电路1.加法器——实现两个二进制数的加法运算

能对两个1位二进制数进行相加，不考虑低位进位而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位4.3.1算术运算电路1001+110110110半加器第24页，共122页，2023年，2月20日，星期四全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第25页，共122页，2023年，2月20日，星期四第26页，共122页，2023年，2月20日，星期四2.多位数加法器1）4位串行进位加法器实现多位二进制数相加的电路称为多位加法器。构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。第27页，共122页，2023年，2月20日，星期四所谓超前进位,是指电路进行二进制加法运算时,通过快速进位电路同时产生除最低位全加器的其余所有全加器的进位信号,从而消除了串行进位加法器逐位传递进位信号的时间,提高了加法器的运算速度AAAABBBBCISSSSCO111222333444∑左图为4位超前进位加法器CT74LS283的逻辑符号.A1~A4和B1~B4为两组4位二进制数的输入端,S1~S4为加法器和数输出端,CI为相邻低位进位输入端,CO为进位输出端2）、并行进位加法器（超前进位加法器）第28页，共122页，2023年，2月20日，星期四逻辑功能示意图8421BCD码转换为余3码BCD码+0011=余3码第29页，共122页，2023年，2月20日，星期四

4.3.2编码器编码——将特定的逻辑信号编为一组二进制代码。用二进制代码的组合表示特定含义输入信号（如数字、文字、信息、指令等）的过程，称为编码。

能够实现编码功能的逻辑部件称为编码器。一般而言，Ｎ个不同的信号，至少需要n位二进制数编码。Ｎ和n之间满足下列关系:2n≥Ｎ

第30页，共122页，2023年，2月20日，星期四普通编码器3位二进制编码器输入8个互斥的信号输出3位二进制代码将N=个输入信号转换成n位二进制代码输出的逻辑电路，称为二进制编码器。8线-3线编码器输入输出0Y21YY10000000010000000010000000010000000010000000010000000010000000011I2I546II03I7III000001010011100101110111编码器真值表（输入为高电平有效）第31页，共122页，2023年，2月20日，星期四对于输入变量是互斥的真值表可以写成右边简化的形式逻辑表达式第32页，共122页，2023年，2月20日，星期四逻辑表达式逻辑图Y&1&&Y0Y21I1I11131I1II52011I674II第33页，共122页，2023年，2月20日，星期四二－十进制编码器，就是把输入的一位十进制数0～9通过该编码器，在其输出端得到相应的二进制代码。这样的编码器称为二－十进制编码器。二－十进制编码器第34页，共122页，2023年，2月20日，星期四8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表第35页，共122页，2023年，2月20日，星期四逻辑表达式逻辑图第36页，共122页，2023年，2月20日，星期四如果我们对所有的输入信号进行编码，事先规定优先级别，这样，当有几个信号同时在输入端有编码请求时，编码器只响应优先级别高的，而对优先级别低的不予理睬。这种编码器叫优先编码器优先编码器第37页，共122页，2023年，2月20日，星期四3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表第38页，共122页，2023年，2月20日，星期四逻辑表达式第39页，共122页，2023年，2月20日，星期四逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第40页，共122页，2023年，2月20日，星期四集成3位二进制优先编码器集成3位二进制优先编码器74LS148为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的使能输入端。YS和配合可以实现多级编码器之间的优先级别的控制。为扩展输出端，是控制标志。表示是编码输出；表示不是编码输出。第41页，共122页，2023年，2月20日，星期四集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效第42页，共122页，2023年，2月20日，星期四集成3位二进制优先编码器74LS148的级联16线-4线优先编码器第43页，共122页，2023年，2月20日，星期四8421BCD码优先编码器真值表10线-4线优先编码器第44页，共122页，2023年，2月20日，星期四逻辑表达式第45页，共122页，2023年，2月20日，星期四逻辑图第46页，共122页，2023年，2月20日，星期四集成10线-4线优先编码器74LS147输入端和输出端都是低电平有效第47页，共122页，2023年，2月20日，星期四4.3.3译码器二进制译码器二-十进制译码器显示译码器译码器的应用把输入的二进制代码“翻译”为特定含义的输出信号的过程，实现译码操作的电路称为译码器。第48页，共122页，2023年，2月20日，星期四1.二进制译码器将输入二进制代码的各种组合按其原意转换成对应信号输出的逻辑电路称为二进制译码器一例:设计一个3位二进制代码译码器解:(1)分析设计要求,列出功能表.设输入3位二进制代码A2,A1,A0.共有8种组合,所以有8个输出端,用Y0,Y1,……Y7,表示,输出高电平1有效.由此可列出功能表第49页，共122页，2023年，2月20日，星期四第50页，共122页，2023年，2月20日，星期四8个输出函数为8个不同的最小项,它实际上是3位输入二进制代码变量的全部最小项.因此,二进制译码器又称为全译码器(2)根据功能表写出输出逻辑函数式为第51页，共122页，2023年，2月20日，星期四(3)画逻辑图第52页，共122页，2023年，2月20日，星期四二、集成二进制译码器74LS138

16

15

14

13

12

11

10

974LS138

1

2

3

4

5

6

7

8VCCY0

Y1

Y2Y3

Y4

Y5Y6A0

A1

A2

G2A

G2B

G1

Y7

GND74LS138

Y0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

STB

STC

STAY0

Y1

Y2Y3

Y4

Y5Y6

Y7A0

A1

A2

STB

STC

STA(a)引脚排列图(b)逻辑功能示意图第53页，共122页，2023年，2月20日，星期四输入：自然二进制码输出：低电平有效第54页，共122页，2023年，2月20日，星期四CT74LS138的8个输出为8个最小项的反函数第55页，共122页，2023年，2月20日，星期四三、74LS138的级联第56页，共122页，2023年，2月20日，星期四2.二-十进制译码器

将4位BCD码的十组代码翻译成0～9十个对应输出信号的电路，称为二——十进制译码器。由于它有4个输入端，十个输出端，所以，又成4线——10线译码器。例:设计一个能将4位8421BCD码翻译成0~9十个对应输出信号的电路。解:(1)分析设计要求,列功能表.输入为A3,A2,A1,A0,输出为Y0~Y9第57页，共122页，2023年，2月20日，星期四第58页，共122页，2023年，2月20日，星期四(2)根据功能表,写出输出逻辑函数表达式第59页，共122页，2023年，2月20日，星期四(3)画逻辑图第60页，共122页，2023年，2月20日，星期四集成8421BCD码译码器74LS42第61页，共122页，2023年，2月20日，星期四第62页，共122页，2023年，2月20日，星期四4.显示译码器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。显示器的显示方法主要有三种(1)分段式(2)点阵式(3)字形重叠式显示译码器主要由译码器和驱动器两部分组成,通常二者集成在一块芯片上第63页，共122页，2023年，2月20日，星期四一七段半导体数码显示器(LED)第64页，共122页，2023年，2月20日，星期四第65页，共122页，2023年，2月20日，星期四真值表仅适用于共阴极LED二七段显示译码器的设计真值表第66页，共122页，2023年，2月20日，星期四a的卡诺图第67页，共122页，2023年，2月20日，星期四b的卡诺图c的卡诺图第68页，共122页，2023年，2月20日，星期四d的卡诺图e的卡诺图第69页，共122页，2023年，2月20日，星期四f的卡诺图g的卡诺图第70页，共122页，2023年，2月20日，星期四逻辑表达式第71页，共122页，2023年，2月20日，星期四逻辑图第72页，共122页，2023年，2月20日，星期四集成显示译码器74LS48引脚排列图第73页，共122页，2023年，2月20日，星期四功能表第74页，共122页，2023年，2月20日，星期四辅助端功能第75页，共122页，2023年，2月20日，星期四将小数点前后的芯片(3)和(4)的，RBI接高电平，则芯片(3)和(4)能正常显示0～9十个数码。芯片(1)的RBI接地，并将芯片(1)的，BI/RBO和芯片(2)的RBI相连。同样将芯片(6)的RBI接地，将芯片(6)的BI/RBO和芯片(5)的RBI相连。这时，如果最高位(1)和最低位(6)是0时，这个0将被熄灭，而由于片(1)和片(6)的BI/RBO输出为0，故片(2)和片(5)这两位为0时也将被熄灭。第76页，共122页，2023年，2月20日，星期四4译码器的应用用二进制译码器实现逻辑函数译码器的每一个输出代表了相应输入变量的一个最小项，而任何逻辑函数都可以表示成最小项的标准表达式。因此利用附加门电路将这些最小项适当的组合起来，就可以实现任何逻辑函数。m0m1m2m3第77页，共122页，2023年，2月20日，星期四［例］试用3－8线译码器实现逻辑函数解：输入端令A2=A，A1=B，A0=C；输出端将Y1、Y2、Y4、Y7用一个或门使其相或，则或门的输出便是逻辑函数F。第78页，共122页，2023年，2月20日，星期四将逻辑函数转换成最小项表达式，输出低电平时,再转换成与非—与非形式。当用74LS138译码器实现时，由于74LS138输出是低电平有效，在时，其输出表达式为：为了能用74LS138译码器实现可以作如下逻辑变换第79页，共122页，2023年，2月20日，星期四[例]某组合逻辑电路的真值表如表4.2.4所示，试用译码器和门电路设计该逻辑电路。解：写出各输出的最小项表达式，再转换成与非—与非形式:第80页，共122页，2023年，2月20日，星期四

用一片74138加三个与非门就可实现该组合逻辑电路。可见，用译码器实现多输出逻辑函数时，优点更明显。第81页，共122页，2023年，2月20日，星期四②画出用二进制译码器和与非门实现这些函数的接线图。①写出函数的标准与或表达式，并变换为与非-与非形式。例:用3线-8线译码器和与非门设计一个全加器.第82页，共122页，2023年，2月20日，星期四4.3.4数据选择器(MUX)4选1数据选择器

8选1数据选择器用数据选择器实现组合逻辑函数第83页，共122页，2023年，2月20日，星期四数据选择器（Multiplxer，简称ＭＵＸ）也称为多路开关、多路选择器。其功能是从多路输入数据中选择一路进行传输。在数据选择器中通常用地址信号来完成选择数据输出的任务，如一个４选１的数据选择器需要２位地址信号输入端，它共有种不同组合，每一种组合可选择对应的一条数据输出。又如一个８选１的数据选择器应有３位地址信号输入端。其余依此类推。第84页，共122页，2023年，2月20日，星期四1.4选1数据选择器一例:试用与或门设计一个4选1的数据选择器。具有使能控制端,控制信号为1时,不工作,控制信号为0时,处于工作状态.解:(1)分析设计要求,列出功能表设数据输入端分别为D0,D1,D2,D3,地址输入端为A0,A1,控制端为EN.由此可列出4选1数据选择器的功能表第85页，共122页，2023年，2月20日，星期四第86页，共122页，2023年，2月20日，星期四(2)根据功能表写出输出逻辑函数式:当时,输出Y=0,数据选择器不工作当时,数据选择器工作,输出逻辑函数为:在数据选择器的输入数据都为1时,数据选择器输出逻辑函数为输入地址变量的全部最小项之和.第87页，共122页，2023年，2月20日，星期四(3)画逻辑图第88页，共122页，2023年，2月20日，星期四二集成双4选1数据选择器74LS153选通控制端EN为低电平有效，即EN=0时芯片被选中，处于工作状态；EN=1时芯片被禁止，Y≡0。第89页，共122页，2023年，2月20日，星期四２.８选1数据选择器一例:试用与或门设计一个８选1的数据选择器。具有使能控制端,控制信号为1时,不工作,控制信号为0时,处于工作状态.第90页，共122页，2023年，2月20日，星期四二集成8选1数据选择器74LS151第91页，共122页，2023年，2月20日，星期四74LS151的功能表第92页，共122页，2023年，2月20日，星期四时，选择器被禁止，无论地址码是什么，Ｙ始终为０；时，选择器工作，输出：第93页，共122页，2023年，2月20日，星期四3数据选择器的应用用于数据选择器在输入数据全部为1时输出为地址输入变量的全最小项的和,因此，它是一个逻辑函数的最小项输出器。任何一个逻辑函数都可以写成最小项之和的形式，所以用数据选择器可很方便的实现逻辑函数.其方法为：如数据选择器输出表达式中包含逻辑函数的最小项时，则相应的数据取1，而对于没有包含的逻辑函数的最小项，则相应的数据取0，这时，数据选器输出的就是要实现的逻辑函数，因此用数据选择器可实现任何一个逻辑函数。第94页，共122页，2023年，2月20日，星期四当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择起来实现逻辑函数

方法：首先将逻辑函数的输入变量按次序接至ＭＵＸ的地址输入端，于是逻辑函数的最小项便与地址输入变量的变量组合一一对应了。如数据选择器输出表达式中包含逻辑函数的最小项时，则相应的数据取1，而对于没有包含的逻辑函数的最小项，则相应的数据取0，这时ＭＵＸ的输出便是所要求的逻辑函数。第95页，共122页，2023年，2月20日，星期四例1：试用数据选择起来实现逻辑函数Y=AB+AC+BC解：该题可用代数法和卡诺图法求解代数法：(1)选用数据选择器由于逻辑函数Y中有A、B、C三个变量，可选用8选1数据选择器，现选用CT74LS151(2）写出逻辑函数的标准与——或式第96页，共122页，2023年，2月20日，星期四写出8选1数据选择器的输出表达式:（3）比较Y和两式中最小项的对应关系。设:要使Y=则:即式中包含Y式中的最小项时，数据取1，没有包含Y式中的最小项时，数据取0

则:第97页，共122页，2023年，2月20日，星期四（4）画连线图

第98页，共122页，2023年，2月20日，星期四卡诺图法:(1)写出逻辑函数Y的标准与或式:(2)写出CT74LS151的的输出逻辑函数的表达式:(3)画出和Y的卡诺图,并进行比较00010111ABC0001101101D0D1D3D2D4D5D7D6A2A1A00001101101Y的卡诺图

的卡诺图第99页，共122页，2023年，2月20日，星期四当A=A2,B=A1,C=A0,且时,两卡诺图相等.(4)画逻辑图第100页，共122页，2023年，2月20日，星期四当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，可将输入的数据Ｄ作为一个变量使用。方法：首先分离出逻辑函数的变量中多于ＭＵＸ的地址输入变量的变量，将其余的变量和ＭＵＸ的地址输入变量一一对应，分离出的变量按一定的规则接到ＭＵＸ的数据输入端．第101页，共122页，2023年，2月20日，星期四例2：用双4选1数据选择器74LS153和非门构成一位全加器。解：（1）写出逻辑函数的标准与——或表达式，设二进制数在第i位相加输入变量分别为被加数Ai加数Bi，来自低位的进位数为Ci-1。输出逻辑函数分别为本位和Si，向相邻高位的进位数为Ci其真值表为:第102页，共122页，2023年，2月20日，星期四所以:(2)写出数据选择器的输出逻辑函数。74LS153的输出逻辑函数为:设:第103页，共122页，2023年，2月20日，星期四(3)将全加器的输出逻辑函数式和数据选择器的输出逻辑函数式进行比较

则:当时有：ïîïíì====-12022230211DDDDCi当：时有：第104页，共122页，2023年，2月20日，星期四(4)画连线图

第105页，共122页，2023年，2月20日，星期四当函数的变量数目比数据选择器的地址输入变量的个数多一个时，只需要分离出一个多余变量；当函数的变量数目比数据选择器的地址输入变量多不止一个时，就需要借助附加门来实现。例：用２选１的数据选择器实现逻辑函数解：对逻辑函数Ｆ进行变换第106页，共122页，2023年，2月20日，星期四