《数字逻辑设计》cha

第8章数字系统设计【课前思考】【学习指南】8.1 数字系统的特点和设计方法8.2 交通灯控制器设计8.3 求最大值电路的设计8.4 数字系统中某些技术细节【本章小结】2008.121编辑ppt8.1 数字系统的特点和设计方法数字系统（digitalsystem）指规模较大、能完成一个完整任务的时序电路。层次化的设计方法:把一个大系统分解为若干子系统，待各个子系统完成之后，再综合为整个系统。数字系统分解：数据通路（datapath）：实现对数据进行处理和存储的部件，由寄存器、多路器和运算部件等组成。控制器（controller）:向数据通路发出节拍和控制命令的部件，指导数据通路进行适当的操作，以完成指定的任务。

控制器中的状态个数比较少，容易描述和设计。2008.122编辑ppt数字系统的分解2008.123编辑pptASM图的扩展给判别框增加一个多分支框：对操作和给输出信号赋值不加区分，一律看作操作。画ASM图时集中精力关注两件事：在当前状态和和当前输入的条件下，要执行什么操作和即将转入哪一个次态。状态表的扩展：在状态表中允许使用条件语句，以便能更简洁地描述相应的操作和状态转换。2008.124编辑ppt8.2 交通灯控制器设计例8.12008.125编辑ppt交通灯控制器设计（续）输入信号：异步复位信号reset：reset=0强制进入初始状态st0，主路绿灯亮，辅路红灯亮。时钟信号clk：同步时序电路的激励信号。检测器信号check：check=1表示辅路上有车辆等候。输出信号：主路交通指示灯的控制信号HL(0..2)：HL(0),HL(1),HL(2)分别控制主路上绿灯、黄灯和红灯的亮灭。辅路交通指示灯的控制信号FL(0..2)：FL(0),FL(1),FL(2)分别控制辅路上绿灯、黄灯和红灯的亮灭。2008.126编辑ppt技术要求和工作状态分析时间参数long_time和short_time：本例设定long_time等于10个时钟周期，short_time等于3个时钟周期。初始状态st0：主路绿灯亮（HL(0..2)=100），辅路红灯亮（FL(0..2)=001）。当前状态为st0的情况下，若辅路上有车等候（check=1）且st0的持续期超过long_time，转入st1。st1是一个短暂停留的状态：主路黄灯亮（HL(0..2)=010），辅路保持红灯亮（FL(0..2)=001）。当st1的持续期超过short_time时，转入st2。状态st2：主路红灯亮（HL(0..2)=001），辅路绿灯亮（FL(0..2)=100）。当st2的持续期超过long_time或辅路上无车等候（check=0）时，转入st3。st3也是一个短暂停留的状态：主路保持红灯亮（HL(0..2)=001），辅路黄灯亮（FL(0..2)=010）。当st3的持续期超过short_time时，转入st0。2008.127编辑ppt交通灯控制器的电路分解为简化设计，将交通灯控制器的电路结构分解为2部分：计时器Timer：把Timer当作一个执行部件。控制器Controller：向Timer发出启动命令并接受Timer的反馈信号2008.128编辑pptController和Timer之间的相互作用start_timer：Controller向Timer发出的启动命令。T_enable：Timer接到启动命令之后，令T_enable=1，控制Timer从0开始增1计数；T_enable也作为向Controller的反馈信号。start_timer和T_enable是Controller和Timer之间的应答信号。计时器的其它反馈信号：Timer的计数值达到short_time时，令short=1，计时器Timer的计数值达到long_time时，令long=1，同时令T_enable=0，Timer停止计数。2008.129编辑ppt交通灯控制器的ASM图2008.1210编辑ppt交通灯控制器的状态表2008.1211编辑ppt交通灯控制器的状态表（续）2008.1212编辑ppt交通灯控制器的VHDL描述--以上为自定义程序包2008.1213编辑ppt交通灯控制器的VHDL描述（续）2008.1214编辑ppt交通灯控制器的VHDL描述（续）2008.1215编辑ppt交通灯控制器的VHDL描述（续）2008.1216编辑ppt交通灯控制器的VHDL描述（续）2008.1217编辑ppt交通灯控制器的VHDL描述（续）2008.1218编辑ppt交通灯控制器的VHDL描述（续）2008.1219编辑ppt交通灯控制器的模拟波形VHDL代码提交QuartusⅡ编译模拟2008.1220编辑ppt交通灯控制器的模拟波形（续）

模拟波形与预期相符2008.1221编辑ppt8.3 求最大值电路的设计输入信号：异步复位信号reset；时钟信号clk：用于采样输入数据并作为同步时序电路的激励信号。启动信号start：start=1令电路开始工作。数据输入信号data(7..0)：字长8比特的无符号二进制整数。其中第1个数据是被比较数据的个数n；后续的n个数据是被比较的数据。数据有效信号valid：valid=1表明当前的输入数据有效。输出信号：maxv(7..0)：被比较的n个数据中的最大值。done：done=1表示比较完毕，此时的maxv有效。例8.22008.1222编辑ppt求最大值电路的设计（续）解题思路： 选择高频的时钟信号用于采样，即时钟信号clk的周期相对于输入数据的变化要短很多。2008.1223编辑ppt电路分解2008.1224编辑ppt电路分解（续）控制器（controller）：控制器向数据通路发出控制信号并接受数据通路的反馈信号。数据通路（datapath）：数据通路中包含必要的部件以实现所要求的操作。寄存器A：用于保存迄今为止输入数据中的最大值。寄存器B：用于保存来自data的数据。比较器：将寄存器A与寄存器B的数值相比较，将其中数值大者存入A。减计数器counter：首先接受从data送来的数据n；此后每进行一次数据比较，counter减1；当counter=0时，数据比较执行完毕，令done=1。2008.1225编辑ppt求最大值电路的状态表2008.1226编辑ppt求最大值电路的状态表（续）2008.1227编辑pptVHDL代码2008.1228编辑pptVHDL代码（续）2008.1229编辑pptVHDL代码（续）2008.1230编辑pptVHDL代码（续）2008.1231编辑pptVHDL代码（续）2008.1232编辑pptVHDL代码（续）2008.1233编辑pptVHDL代码（续）2008.1234编辑pptVHDL代码（续）2008.1235编辑ppt模拟波形上述功能模拟波形和预期相符，但不够充分。2008.1236编辑ppt8.4 数字系统中某些技术细节--细节也不可忽视--2008.1237编辑ppt减少时钟偏移的布线网络时钟偏移会降低寄存器工作的可靠性。可编程器件中有一个或数个称作全局时钟（globalclock）的输入引脚；从该引脚接入的时钟信号可以到达芯片中所有触发器的时钟端，并且采取措施将时钟偏移降低到最小。左图中标有ff的结点表示触发器的时钟输入端（省略了触发器的符号）。从芯片的全局时钟引脚到达每个触发器的时钟端，经历的缓冲器的个数以及连线长度都相同，从而达到时钟信号偏移最小。2008.1238编辑ppt触发器的异步输入在同步时序电路内部所有触发器共享同一时钟脉冲。如果不考虑时钟偏移的话，所有触发器几乎在同一时刻转换状态。只要时钟周期足够长，电路会可靠地工作。在两个电路的接口处，来自另一个电路的数据输入和本电路的时钟信号不一定呈同步关系。很难满足触发器关于建立时间和保持时间的要求。当触发器的建立时间或保持时间得不到满足时，触发器的输出电平有可能停留在既非高电平、又非低电平的状态，被称为亚稳定状态（metastablestate）。亚稳定状态不可能持久，经过一段时间后，最终会转变到某一个稳定状态（状态0或状态1）。触发器处于亚稳定状态的持续时间是不确定的，为此需要找到一个解决方案。2008.1239编辑ppt触发器异步输入的解决方案异步输入的数据data连接到DFF1的数据输入端D1，DFF1的输出端Q1连接到DFF2的数据输入端D2，DFF1和DFF2连接成移位寄存器。由于data和clock是异步关系，所以Q1可能进入亚稳定状态；如果clock的周期足够长，则在clock下一个有效边沿到来之前，Q1会达到稳定状态。DFF2的输出Q2不会进入亚稳定状态，可以安全地连接到本电路的其它部分。此方案的后果：电路其它部分使用输入数据data时，会导入1个时钟周期的延迟。2008.1