第四章MOS逻辑集成电路2

MOSFET逻辑设计理想开关与布尔运算MOSFET开关基本的CMOS逻辑门CMOS复合逻辑门传输门（TG）电路时钟控制和数据流控制现在是1页\一共有86页\编辑于星期一理想开关与布尔运算xyAAB“1”“1”ABxyAAB“1”“1”AB“1”AA“0”现在是2页\一共有86页\编辑于星期一MOSFET开关理想逻辑定义：“0”：0V：低电压“1”：VDD：高电压=?=?XX与理想开关的区别？阈值电压传输特性现在是3页\一共有86页\编辑于星期一基本的CMOS逻辑门逻辑控制器+逻辑开关互补对非门（NOT门）CMOS或非门（NOR门）CMOS与非门（NAND门）CMOS复合逻辑门异或门（XOR）和异或非门（XNOR）一般化的AOI和OAI逻辑门现在是4页\一共有86页\编辑于星期一基本逻辑符号≥11&≥1=1=&逻辑与逻辑或逻辑非与非或非异或同或现在是5页\一共有86页\编辑于星期一传输门（TG）电路双向开关逻辑设计多路选择器（MUX）或门（or门）另一种异或/异或非电路现在是6页\一共有86页\编辑于星期一时钟控制和数据流控制现在是7页\一共有86页\编辑于星期一习题利用串-并联逻辑，设计一个完成下列功能的CMOS逻辑门，要求使用晶体管数目最少。F=not（A+BC+ABC）设TG的维持时间为120ms。采用上图的设计方法，能够用来控制数据流的最低时钟频率是多少？现在是8页\一共有86页\编辑于星期一§4.1CMOS逻辑集成电路MOS反相器电阻负载NMOS反相器采用晶体管作为负载器件的反相器CMOS反相器CMOS传输门现在是9页\一共有86页\编辑于星期一反相器分类MOS反相器输入（驱动管）必须是增强型MOS，早期用PMOS（易于实现增强型）根据负载情况不同，反相器的形式也不同E/R电阻负载NMOS反相器（E/E、E/D）采用晶体管作为负载器件的反相器CMOS反相器反相器的特性驱动管负载RLMOS反相器是数字电路分析设计的基础。讨论驱动大电容负载，获得最小延迟时间的设计分析现在是10页\一共有86页\编辑于星期一反相器的特性NoisedefinitioninDCNominalvoltagelevelVoltagetransfercharacteristicNoisemarginFan-inandFan-outInput/outputresistanceIdealinverterDelaydefinitionPowerdissipation现在是11页\一共有86页\编辑于星期一理想的反相器电压增益无穷大噪声容限等于逻辑幅值的一半反相器的阈值电压等于逻辑幅值的中间点输入电阻无穷大输出电阻等于零VDD/2现在是12页\一共有86页\编辑于星期一静态行为的噪声电感耦合、电容耦合、电源串扰现在是13页\一共有86页\编辑于星期一直流特性Nominalvoltagelevel数字逻辑：0、1布尔量物理量：VOL、VOH连续量LogicSwing：VOH-VOL反相器的阈值电压：VM（V(y)=V(x)的点）电压传输特性：Vout=f（Vin）V(x)VILVIH现在是14页\一共有86页\编辑于星期一电平噪声容限VIL：输入电平逻辑“0”的最大输入电压VIH：输入电平逻辑“1”的最小输入电压VOL：输出电平逻辑“0”的最大输出电压VOH：输出电平逻辑“1”的最小输出电压NML=VIL-VOLNMH=VOH-VIH转移特性曲线斜率为-1的点所对应的电压现在是15页\一共有86页\编辑于星期一噪声影响下的数字信号传播在噪声容限内前级反相器输出的逻辑1能够被后级反相器识别前级反相器输出的逻辑0能够被后级反相器识别现在是16页\一共有86页\编辑于星期一Fan-inandFan-out器件的输入、输出电阻当输入信号电压加到器件的输入端时，器件本身相当于前一级器件的负载输入电阻越大则前一级的信号衰减的越小器件空载时的伏安比为输出电阻器件的输出电阻越小，则输出电阻受负载的影响越小，说明器件带负载能力越强现在是17页\一共有86页\编辑于星期一上升时间TR输出电压从V10%上升到V90%所需的时间下降时间TF输出电压从V90%下降到V10%所需的时间反相器的动态特性延迟时间的定义输入电压上升到V50%时和输出电压下降到V50%时之间的延迟时间输入电压下降到V50%时和输出电压上升到V50%时之间的延迟时间延迟时间tp现在是18页\一共有86页\编辑于星期一逻辑器件的功耗功耗对设计的影响封装、冷却设备、电源线尺寸的设计单个芯片中可容纳的晶体管数目影响芯片的可用性、造价、稳定性功耗分类峰值功耗—电源线尺寸平均功耗—冷却设备、电池容量功耗参数（静态功耗、动态功耗）功耗与速度的关系能量在晶体管中转移的越快、速度越快、延迟越小功耗延迟积来表达电路的特征现在是19页\一共有86页\编辑于星期一功率和能量功率，Power单位：瓦Watts单位时间内的能量，决定了电池的寿命峰值功率影响电源线的布置、封装、噪声和可靠能量单位：焦耳JoulesEnergy=power*time（delay）Joules=Watts*seconds电路较低的能量意味着在同样频率下执行同样的操作需要较低的功率现在是20页\一共有86页\编辑于星期一Wattstime功率是指曲线的高度WattstimeApproach1Approach2Approach2Approach1能量是指曲线的面积简单的低功耗设计只需降低速度上述两种方法的能量相同功率和能量现在是21页\一共有86页\编辑于星期一功耗－延迟积Power-delayproduct(PDP)=Pav*tp=(CLVDD2)/2PDP每个开关动作所需的平均能量(Watts*sec=Joule)能量－延迟积Energy-delayproduct(EDP)=PDP*tp=Pav*tp2电路的优值Energy1/DelayabcdLowerEDPbetterbetter现在是22页\一共有86页\编辑于星期一E=CLVDD2P01+tscVDDIpeakP01

+VDDIleakageP=CLVDD2f01+tscVDDIpeakf01+

VDDIleakage动态、Dynamicpower静态、Short-circuitpowerLeakagepowerf01=P01*fclock反相器中功耗现在是23页\一共有86页\编辑于星期一本节内容MOS反相器电阻负载NMOS反相器采用晶体管作为负载器件的反相器CMOS反相器CMOS传输门现在是24页\一共有86页\编辑于星期一电阻负载E/R5个有价值的临界点反相晶体管截止反相晶体管导通两个临界点中点电压缺点负载电阻值要求大功耗大占用了版图解决方案采用小尺寸的晶体管制作负载器件现在是25页\一共有86页\编辑于星期一本节内容MOS反相器电阻负载NMOS反相器采用晶体管作为负载器件的反相器CMOS反相器CMOS传输门现在是26页\一共有86页\编辑于星期一饱和区工作的增强型负载反相器负载管M1处于饱和区输入高电平时，M2导通，Vout下降；M1工作于饱和区输入低电平时，M2截止，Vout上升到VDD-VT；M1起上拉作用输出低电平和两个管子的长宽比相关缺点输出高电平低于VDD要求k1<<K2功耗大受体效应的影响现在是27页\一共有86页\编辑于星期一线性区工作的增强型负载反相器特点负载器件的栅接到另一直流电源VGG≥VDD+VT负载器件工作在线性区输出波形上沿理想，电路工作速度较高缺点要求额外的电源，芯片面积增大要求k1<<K2，从而增大了芯片面积受体效应的影响现在是28页\一共有86页\编辑于星期一耗尽型负载反相器特点（E/D反相器）以耗尽型NMOS晶体管作为负载负载器件的栅源短接，当VDS>VGS-VT时相当于恒流源作为负载，能获得较快的上升波形输入低电平时，Vout≈VDD输入高电平时，M2导通处于线性区，输出电压很小，但不为零2K2(VDD-VT2)Vout=K1(VGS-VT1)2输出特性曲线较好，静态功耗不为零现在是29页\一共有86页\编辑于星期一例题（浙大2000年考题）N沟E/DMOS反相器，已知VDD=5V，增强管VT=1V，耗尽管VT=-2伏，电子迁移率：500㎝2/VS。MOS栅氧化层厚度Tox=800埃，ε0εSiO2=3.3X10-13F/㎝，输入高电平VIH等于本级输出高电平VOH，本级输出低电平VOL=0.25V，耗尽管的沟道宽长比为0.5计算增强管的沟道宽长比（10分）计算反相器的导通功耗（10分）（1）通过输出低电压的计算公式，得此比值为1（2）P=IV=IDVDD，得P=0.1mW现在是30页\一共有86页\编辑于星期一讨论与总结静态功耗导致应用的局限性（小规模）量纲的转换1埃=10-1纳米=10-4微米=10-7毫米=10-8厘米迁移率：㎝2/VS；εax：F/㎝=Q/Vcm；k：A/V21mil=25.4um，1inch=1000mil小结应用于中小规模IC结构简单、速度快、工艺简单功耗大注意计算题中单位和量纲现在是31页\一共有86页\编辑于星期一本节内容MOS反相器电阻负载NMOS反相器采用晶体管作为负载器件的反相器CMOS反相器CMOS传输门现在是32页\一共有86页\编辑于星期一现在是33页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是34页\一共有86页\编辑于星期一结构和工作原理

ComplementaryMetalOxideSemiconductorCMOS反相器由PMOS晶体管和NMOS晶体管串联构成，二者工作状态互补，两个管子必须是增强型P阱工艺、双阱工艺：VTN：正、VTP：负特点：Vin=“1”(VDD)，Vout=“0”(0)逻辑摆幅大，近似等于工作电压值工作中，总有一个管子处于截止态，所以静态功耗极小，有最大的逻辑摆幅CMOS电路是无比电路，逻辑门的版图设计不是驱动相关的，晶体管能够面积最小化稳态时，输出电阻很小，因此抗干扰能力强，带载能力也很强稳态时，输入端接到栅极电极板上，理论上有无穷大的扇入、扇出系数现在是35页\一共有86页\编辑于星期一CMOS反相器结构特点nMOS和pMOS交替导通高电平－“1”为VDD，低电平－“0”为0VIN现在是36页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是37页\一共有86页\编辑于星期一CMOS电路的伏安特性变换pMOS管的伏安曲线到nMOS管的坐标图上取得相同输入电压下的交点作出输入输出曲线分析跳变增益找到满足对称性和最大抗干扰区的中间点条件现在是38页\一共有86页\编辑于星期一坐标变换VDSn：nMOS管的源漏间电压等于输出电压IDn=-IDp：nMOS管漏电路和pMOS大小相等、方向相反Vout：输出电压等于VDD减去pMOS源漏间电压现在是39页\一共有86页\编辑于星期一取得相同输入电压下的交点现在是40页\一共有86页\编辑于星期一伏安特性曲线现在是41页\一共有86页\编辑于星期一几种反相器的比较现在是42页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是43页\一共有86页\编辑于星期一静态分析（图4-2（a））在伏安特性曲线上的五个区域区域Ⅰ：Vin<VTnnMOS截止、pMOS导通工作在线性区输出电压：VDD区域Ⅱ：Vin>VTnnMOS导通工作于饱和区、pMOS工作在线性区输出电压开始下降区域Ⅲ：Vin进一步增大，达到中值电压附近两个管子都进入了饱和区工作输入信号很小的变化会引起输出电压剧烈变化，成为高增益放大区区域Ⅳ：Vin＜VDD-|VTp|pMOS进入饱和区、nMOS进入线性区P管的电阻大于n管的电阻，输出电压开始向“0”过渡区域Ⅴ：Vin≥VDD-|VTp|P管截止、n管进入低电阻的非饱和区输出电压：0现在是44页\一共有86页\编辑于星期一电压传输特性的表达式直流传输特性饱和区：ID=Kn(VGS-VT)2(1+λVDS)线性区：ID=2Kn[(VGS-VT)-VDS/2]VDS电路特点VGSn=VinVGSp=Vin-VDDVDSn=VoutVDSp=Vout-VDD两管电流大小相等方向相反得到电压传输特性的表达式：书上式4-9~4-13关于PMOS的I-V特性现在是45页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是46页\一共有86页\编辑于星期一VM（VIN＝VOUT）

的确定在VM处，nMOS和pMOS均处于饱和区通常阈值电压固定VTn＝-VTpVM受kR＝kp/kn（kR反相器的比例因子的控制）器件参数现在是47页\一共有86页\编辑于星期一对称情形若通常VTn＝-VTp此时为理想反相器的值现在是48页\一共有86页\编辑于星期一例题一个CMOS工艺具有下列参数：Kn’=140uA/V2VTn=0.7VKp’=60uA/V2VTp=-0.7V1）对称设计，PMOS、NMOS的大小2）如果NMOS、PMOS有相同宽长比，中值电压是多少？现在是49页\一共有86页\编辑于星期一KRKRKRKR非对称情形现在是50页\一共有86页\编辑于星期一归一化电平αn=VTn/VDD、αp=VTp/VDD在高增益放大区中，两个管都处在饱和区两管电流大小相等、方向相反βR=kp/kn利用以上信息计算反相器的阈值电压VTVTn=|VTp|，所以αn=αpβR=1；通过左式计算得VT=0.5VDD电压传输特性曲线的对称性总结：MOS管阈值电压、MOS管沟道的长宽比、载流子迁移率现在是51页\一共有86页\编辑于星期一VIL的确定在VIN＝VIL处，nMOS处于饱和区，pMOS处于线性区VIN＝VIL对上式求导现在是52页\一共有86页\编辑于星期一VIH的确定在VIN＝VIH处，nMOS处于线性区，pMOS处于饱和区VIN＝VIH对上式求导现在是53页\一共有86页\编辑于星期一在对称情形中VIH＋VIL＝VDD低电平信号的噪声容限NML：NML＝VIL－VOL＝VIL

高电平信号的噪声容限NMH：NMH＝VOH－VIH＝VDD－VIH

具有相等的噪声容限NML＝NMHVTn＝-VTp现在是54页\一共有86页\编辑于星期一噪声容限由极限输出电平定义噪声容限：指定噪容NML=VIL-VOL≈VILNMH=VOH-VIH≈VDD-VIH由反相器阈值电压定义的最大噪声容限NNLM=VMNNHM=VDD-VMαn、αp、βR直接影响了噪声容限，是设计反相器主要公式。MOS阈值电压数值升高会使开关速度下降现在是55页\一共有86页\编辑于星期一Vin(V)Vout(V)器件的阈值电压始终不变Vin(V)Vout(V)Gain=-1电源电压VDD的变化现在是56页\一共有86页\编辑于星期一直流导通电流随输入、输出电平的变化而变化，在VIN＝VM时最大现在是57页\一共有86页\编辑于星期一CMOS反相器直流特性的计算Vi为低电平时：Tn截止，Tp导通，VoH=VddVi2为高电平时：Tn导通，Tp截止，VoL=0ViV0IpInTpTn五个区域72页现在是58页\一共有86页\编辑于星期一CMOS反相器有以下优点：（1）传输特性理想，过渡区比较陡（2）逻辑摆幅大：VOH=VDD,VOL=0（3）一般VM位于电源Vdd的中点，即VM=VDD/2，因此噪声容限很大。（4）只要在状态转换为b——e段时两管才同时导通，才有电流通过，因此功耗很小。静态功耗低（5）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证VoL足够低而确定p、n管的尺寸，因此CMOS反相器是无比(Ratio-Less)电路。（6）输入阻抗高（108~1010欧姆）（7）工作电源电压范围宽（8）散出能力强（但随着所带门数的增多，工作速度下降）（9）热稳定性较好（10）成本低（11）动态功耗现在是59页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是60页\一共有86页\编辑于星期一瞬态特性公式主要参数：上升沿瞬态时间（上升时间）tr、下降沿瞬态时间（下降时间）tf和延迟时间（包括tPHL和tPLH），见图4-7计算CMOS反相器瞬态特性的简化模型输入信号是理想的方波不计MOS管本身的驰豫时间将输出节点的本征电容和寄生电容用电容Cout等效上升时间：pMOS对Cout充电下降时间：Cout通过NMOS放电现在是61页\一共有86页\编辑于星期一二、CMOS反相器的动态特性简化模型假设：把与输出节点相连的所有寄生电容等价为一个负载电容CFET负载电容定义为CL现在是62页\一共有86页\编辑于星期一上升时间反相器的上升反应时间决定于通过Rp对CL充电的时间现在是63页\一共有86页\编辑于星期一下降时间反相器的下降反应时间决定于通过Rn对CL放电的时间现在是64页\一共有86页\编辑于星期一

前级反相器的负载电容约为后级反相器的两个晶体管栅电容之和：Cl=Cgp+Cgn=Cox(WpLp+WnLn)现在是65页\一共有86页\编辑于星期一上升沿时间和下降沿时间上升沿时间输出电压从0.1VDD到-VTp输出电压从-VTp到0.9VDD积分后相加求得上升沿时间计算公式4-20Vout现在是66页\一共有86页\编辑于星期一下降沿时间输出电压从0.9VDD伏下降到（VDD-VTn）所需的时间输出电压从（VDD-VTn）下降到0.1VDD所需的时间由于CMOS电路的对称性，类似的方法计算下降沿。此时以NMOS管来考虑线性工作区饱和区总结两个表达式完全对称。VTn=|VTp|，kn=kp，输出波形完全对称由于μn≈2μp，所以（W/L）p=2（W/L）n上升时间常数※下降时间常数※现在是67页\一共有86页\编辑于星期一门延迟时间平均延迟时间根据△Q=CL△V分两个阶段计算输出端从高电平变化到低电平的传播延迟时间tPHL输出端从低电平变化到高电平的传播延迟时间tPLH假定输入信号为方波假设恒定饱和电流求得tPHL=CL(VOH-VOL)/(2IHL)tPLH=CL(VOH-VOL)/(2ILH)加上输入上升沿修正tPHL=(tPHL2(方波)+(tr/2)2)1/2另外一种形式：饱和区结论：CMOS功耗小，工作速度快，面积小现在是68页\一共有86页\编辑于星期一简化模型简化为对外极板电容充放电过程上升时间：对外极板的充电时间下降时间：对外极板的放电时间最后求得的平均门延迟时间：现在是69页\一共有86页\编辑于星期一反相器的负载电容现在是70页\一共有86页\编辑于星期一负载电容CL本级输出节点的输出电容下一级输入电容和电路的扇出系数有关连线电容大电容负载的驱动例题：IC输出焊盘尺寸为100×100平方微米，电容密度为2.5fF/um2。已知一MOS反相器的尺寸为(W/L)n=(W/L)p=3um/3um，VTn=-VTp=1伏，kn=22.5uA/V2、kp=7.5uA/V2，VDD=5伏。计算用该倒相器驱动输出焊盘的上升延迟时间和下降延迟时间以及平均延迟时间？电路的最高工作频率T/2≥max（tr,tf）fm=1/（2max（tr,tf））（1）利用上述公式计算出上升延迟时间tPLH和下降延迟时间tPHL（2）根据平均延迟时间的公式来计算现在是71页\一共有86页\编辑于星期一简化模型2当输入为方波时下降时间等同于通过NMOS放电时间上升时间等同于通过PMOS充电时间例题有一个反相器电路，FET的宽长比，nMOS：6、pMOS：8。其工艺参数：Kn’=150uA/V2VTn=0.7VKp’=62uA/V2VTp=-0.85V电源电压：3.3V。总输出电容估计为150fF。1）推算上升、下降时间2）此电路的最大工作频率现在是72页\一共有86页\编辑于星期一对延迟时间在非阶跃输入情况，常用对延迟时间来反映电路的瞬态特性对延迟时间TD的定义：经两级倒相的非阶跃输入信号和输出信号相对应波形50﹪幅度点的时间间隔。输入信号上升沿的50﹪到同相输出信号上升沿的50﹪的延迟时间TDr输入信号下降沿的50﹪到同相输出信号下降沿的50﹪的延迟时间TDf书上公式（4-21）※半经验公式所以，对延迟时间与上升沿和下降沿时间有关；还与负载电容有关（1-αn）2≈β0（1-αp）2取决于有效的最大电流现在是73页\一共有86页\编辑于星期一讨论由关于上升沿和下降沿时间的4-19和4-20式可得tr/tf=kn/kp，如果NMOS、PMOS尺寸相同，则tr/tf=μneff/μpeff上升沿时间比下降沿时间长，如果要求相等，则要求pMOS的宽长比是nMOS的宽长比的2.5倍例题：已知NMOS管宽长分别为4微米、2微米。PMOS管的长：2微米，且μneff·Cox=45微安/V2，μpeff·Cox=15微安/V2；VTn=-VTp=0.8伏，Cox=1×10-15F/平方微米，VDD=3伏。求PMOS栅宽度应为多少才能获得相等的上升沿和下降沿时间？这样的CMOS倒相器的平均延迟时间为多少？由公式(4-19)、(4-20)得上升沿时间和下降沿时间的比值等于kn/kp，所以既是要求kn=kp，根据器件增益系数的计算公式即可求得PMOS的栅宽值由公式和书上76页关于上升时间常数、下降时间常数的定义可求得平均延迟时间现在是74页\一共有86页\编辑于星期一CMOS反相器（倒相器）结构与工作原理CMOS电路的伏安特性CMOS晶体管的状态直流特性瞬态特性功耗特性现在是75页\一共有86页\编辑于星期一E=CLVDD2P01+tscVDDIpeakP01

+VDDIleakageP=CLVDD2f01

+tscVDDIpeakf01+

VDDIleakage动态、Dynamicpower静态、Short-circuitpowerLeakagepowerf01=P01*fclo