模电数数字电子技术数电总结

一数字逻辑概论1.数制及不同数制间的转换

熟练掌握各种不同数制之间的互相转换。

1.(46.125)10=(101110.001)2=(56.1)8=(2E.2)162.(13.A)16=(00010011.1010)2=(19.625)10

3.(10011.1)2=(23.4)8=(19.5)102.常用BCD码特点及表示十进制数的方法。

(10110010110)8421码=（596）10

电路状态表开关S1开关S2灯断断灭断合灭合合断灭合亮S1S2灯电源

3．与运算

(1)与逻辑:只有当决定某一事件的条件全部具备时，这一事件才会发生。这种因果关系称为与逻辑关系。与逻辑举例

逻辑真值表ABL001010110001逻辑表达式与逻辑：L=A·Ｂ=AB

与逻辑符号ABL&ABL

3．与运算

电路状态表开关S1开关S2灯断断灭断合亮合合断亮合亮

4、或运算只要在决定某一事件的各种条件中，有一个或几个条件具备时，这一事件就会发生。这种因果关系称为或逻辑关系。S1灯电源S2

或逻辑举例

逻辑真值表ABL001010110111逻辑表达式或逻辑：L=A+Ｂ

或逻辑符号ABLBL≥1A

4、或运算非逻辑举例状态表A灯不通电亮通电灭

5.非运算事件发生的条件具备时，事件不会发生；事件发生的条件不具备时，事件发生。这种因果关系称为非逻辑关系。

A

VNC

非逻辑举例

非逻辑真值表AL0110非逻辑符号逻辑表达式L=A

A1LAL

5.非运算

两输入变量与非

逻辑真值表ABL001010111110ABLAB&L与非逻辑符号6.几种常用复合逻辑运算与非逻辑表达式L=A·B1)与非运算

两输入变量或非

逻辑真值表ABL001010111000B≥1AABLL或非逻辑符号2)或非运算L=A+B或非逻辑表达式

3)异或逻辑若两个输入变量的值相异，输出为1，否则为0。

异或逻辑真值表ABL000101011110BAL=1ABL异或逻辑符号异或逻辑表达式L=A

B

4)同或运算

若两个输入变量的值相同，输出为1，否则为0。同或逻辑真值表ABL001010111001B=ALABL同或逻辑逻辑符号同或逻辑表达式L=AB+=AB

本章课后题:1.1.4;1.2.2(3);1.2.5(2);1.3.1(3);1.4.1(2);1.4.3(3);1.6.1二逻辑代数教学基本要求1、熟悉逻辑代数常用基本定律、恒等式和规则。2、掌握逻辑代数的变换和逻辑函数的简化方法。1、逻辑函数的表示法

真值表（表格法）逻辑表达式（公式法）卡诺图逻辑图波形图常用的表示法有：（图形法）1）.真值表

是由逻辑变量的所有可能取值组合及其对应的逻辑函数值所构成的表格。由于一个逻辑变量只能有“0”和“1”两种取值，故n个逻辑变量一共有2n个取值组合。例：右下图所示为一个控制楼梯照明灯的电路。单刀双掷开关A装在楼下，B装在楼上。abcdAB～楼道灯开关示意图

开关

A灯下下上下上下上上亮灭灭亮开关

B开关状态表

逻辑真值表ABL001100010111A、B:向上—1向下--0L:亮---1;灭---0确定变量、函数，并赋值开关:变量

A、B灯:函数

L解：逻辑抽象，列出真值表2）．逻辑表达式

是由逻辑变量和“与”、“或”、“非”三种运算符构成的式子。例如：

F=f（A，B）=

书写逻辑表达式时，可按下述规则省略某些括号或运算符号。

（1）进行“非”运算时，可不加括号。如：等。（2）“与”运算符一般省略。（3）若在一个式中，既有“与”，又有“或”运算，则按先“与”后“或”规则去括号。（4）“与”、“或”运算均满足结合律，故（A+B）+C可用A+B+C代替，（AB）C可用ABC代替。3）.

卡诺图

是由逻辑变量的所有可能取值组合对应的小方格按一定规律构成的平面图。该法在函数化简中十分有用。以上三种逻辑函数的表示法各有其特点，适用于不同的场合，它们之间也存在着内在的联系，故可以方便地相互变换。

用与、或、非等逻辑符号表示逻辑函数中各变量之间的逻辑关系所得到的图形称为逻辑图。4）.

逻辑图

将逻辑函数式中所有的与、或、非运算符号用相应的逻辑符号代替，并按照逻辑运算的先后次序将这些逻辑符号连接起来，就得到图电路所对应的逻辑图。例：已知某逻辑函数表达式为，试画出其逻辑图

真值表ABL001100010111

5）.波形图

用输入端在不同逻辑信号作用下所对应的输出信号的波形图，表示电路的逻辑关系。

基本公式交换律：A+B=B+AA·B=B·A结合律：A+B+C=(A+B)+C

A·B·C=(A·B)·C

分配律：A+BC=(A+B)(A+C)A(B+C)=AB+AC

A·1=AA·0=0A+0=AA+1=10、1律：A·A=0A+A=1互补律：

2逻辑代数的基本定律和恒等式重叠律：A+A=AA·A=A反演律：AB=A+B

A+B=A·B吸收律：

其它常用恒等式：

AB＋AC＋BC＝AB+ACAB＋AC＋BCD＝AB+AC摩根定理

3逻辑代数的基本规则

1）代入规则：

在包含逻辑变量A的逻辑等式中，如果用另一个函数式代入式中所有A的位置，则等式仍然成立。这一规则称为代入规则。例：B(A+C)=BA+BC，用A+D代替A，得：B[(A+D)+C]=B(A+D)+BC=BA+BD+BC代入规则可以扩展所有基本公式或定律的应用范围

对于任意一个逻辑表达式L，若将其中所有的与（•

）换成或（+），或（+）换成与（•）；原变量换为反变量，反变量换为原变量；将1换成0，0换成1；则得到的结果就是原函数的反函数。2）反演规则：例2.1.1

试求

的非函数解：按照反演规则，得

对于任何逻辑函数式，若将其中的与（•

）换成或（+），或（+）换成与（•）；并将1换成0，0换成1；那么，所得的新的函数式就是L的对偶式，记作。

例:

逻辑函数的对偶式为3）对偶规则：

当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。这就是对偶规则。利用对偶规则，可从已知公式中得到更多的运算公式。

2个变量的逻辑函数f（A，B）最多有4个最小项。

3个变量的逻辑函数f（A，B，C）最多有8个最小项。

n个变量的逻辑函数f最多有2n个最小项。

定义：最小项是一种特殊的乘积项。设有一个n变量的逻辑函数，在n个变量组成的乘积项（“与”项）中，每个变量以原变量或反变量的形式出现一次，且仅出现一次。则该乘积项称为n个变量的最小项。

4.最小项（最小项是个“与”项）

为书写方便，常用mi表示最小项。而确定下标i的规则是：当变量按序排列后，令“与”项中的所有原变量用1表示，反变量用0表示。由此得到一个1，0序列组成的二进制数，该二进制数对应的十进制数即为下标i的值。例：由A，B，C三个变量组成的八个最小项可分别用m0—m7表示：

000001……110111m0m1……m6m7……5．逻辑函数表达式的转换

逻辑函数表达式虽然形式多样，但各表达式是可以转换的。且任一逻辑函数，不论其为何种形式，总可以转换为“最小项之和”及“最大项之积”的形式。（即标准形式）求一个函数表达式的标准形式有：代数转换法真值表转换法1）.代数转换法

利用逻辑代数的基本定律和规则进行逻辑变换，从而得到另一种形式。若要用此法求一函数的“最小项之和”，则：（1）将函数表达式变换成一般“与－或”式。（2）反复使用（互补律），将表达式中所有非最小项的“与”项扩展成最小项。

例：F（A，B，C）=解：（1）先将F变换成“与—或”式：

F（A，B，C）=== =（2）再将“与—或”式中的“与”项扩展成最小项，即：若某“与”项缺变量y，则用“乘”该项，并将其

拆开成两项。

∴F（A，B，C）=

=用重叠定理得

=简写为：

F（A，B，C）=m0+m1+m3+m6+m7

=∑m（0，1，3，6，7）

2）.真值表转换法

因为一个逻辑函数的真值表与它的最小项表达式具有一一对应的关系，故可通过列出函数真值表，再据真值表写出最小项表达式。即：假定在函数F的真值表中有K组变量取值使F值为1，其它变量取值下F=0，则函数F的最小项表达式由使F值为1的这K组变量取值对应的K个最小项组成。解：先列出真值表

ABCF00000010010101101001101111011110F（A，B，C）=∑m（2，4，5，6）

例：将F（A，B，C）=AB+BC表示成“最小项之和”形式。6代数化简法（公式法）吸收法：

A+AB=A

消去法：

配项法：

A+AB=A+B并项法:例2.1.8

已知逻辑函数表达式为，（1）最简的与-或逻辑函数表达式，并画出相应的逻辑图；（2）仅用与非门画出最简表达式的逻辑图。

，要求：解：例2.1.9

试对逻辑函数表达式进行变换，仅用或非门画出该表达式的逻辑图。解：

例：化简F=

解：∵F’===用消元法

=

∴F=（F’）’=7卡诺图化简法（图解法）

卡诺图相邻的小方格合并原则是：

（1）卡诺图合并小方格时，总是按2的乘幂将2m个小方格圈起来（该圈称为卡诺圈），并消去m个变量。（2）卡诺图中的卡诺圈尽可能多的将相邻小方格圈在一起，圈的个数也应最少。这样，使消去的变量最多，“与”项的个数也最少。

例：化简函数F（A，B，C，D）=

解：①先作卡诺图

②再画卡诺圈③由卡诺图上的卡诺圈得：

F（A，B，C，D）=

注：化简得到的“与—或”式并不唯一。0001CD0001AB11101111111111111110F例:

要求设计一个逻辑电路，能够判断一位十进制数是奇数还是偶数，当十进制数为奇数时，电路输出为1，当十进制数为偶数时，电路输出为0。11111110110111001011101011001010001011100110101010010010011000101000100000LABCD解:(1)列出真值表(2)画出卡诺图(3)卡诺图化简本章课后题：

P64-652.1.1（1）（3）；2.1.4（6）（7）（8）；2.1.6；2.1.7（1）；2.1.8;2.2.1（2）（3）；2.2.2；2.2.3（2）（3）（4）（5）（6）（7）三

.逻辑门电路1.工作原理N沟道管开启电压VGS(th)N记为VTN;P沟道管开启电压VGS(th)P记为VTP;要求满足VDDVTN+|VTP|;输入低电平为0V；高电平为VDD;（1）输入为低电平0V时；T2截止；T1导通。iD=0，=VDD;（2）输入为高电平VDD时；T1截止；T2导通。iD=0，=0V;结论：输入与输出间是逻辑非关系。1CMOS反相器由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。TPTN栅极接在一起漏极接在一起2.三态（TSL）输出门电路

利用OD门虽然可以实现线与的功能，但外接电阻的选择要受到一定的限制而不能取的太小，因此影响了工作速度。并且它省去了有源负载，使得带负载能力下降。为保持推拉式输出级的优点，又能作线与连接，人们又开发了三态输出门电路。其输出除了具有一般门的高、低电平两态外，还有高阻抗的第三状态，称为高阻态或禁止态。3.TTL反相器的工作原理（逻辑关系、性能改善）

（1）当输入为低电平（I

=0.2V）T1深度饱和截止导通导通截止饱和低电平T4D4T3T2T1输入高电平输出T2、

T3截止，T4、D导通（2）当输入为高电平（I=3.6V）T2、T3饱和导通T1:倒置的放大状态。T4和D截止。使输出为低电平.vO=vC3=VCES3=0.2V输入A输出L0110逻辑真值表

逻辑表达式

L=A

饱和截止T4低电平截止截止饱和倒置工作高电平高电平导通导通截止饱和低电平输出D4T3T2T1输入四组合逻辑电路教学基本要求1.熟练掌握组合逻辑电路的分析方法和设计方法2.掌握编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用；1组合逻辑电路分析分析步骤：1、由逻辑图写出各输出端的逻辑表达式；2、化简和变换逻辑表达式；3、列出真值表；4、根据真值表或逻辑表达式，经分析最后确定其功能。例1：分析下图所示的组合逻辑电路FBCBCC≥≥&&=1≥&P1

P2

P3

P4

P5

P6

=1BCF简化后的逻辑电路：解：由图可见该电路由五种类型的七个逻辑门组成，且：P1=P2=P3=P4=P5==P6==F==将F作进一步的化简：F=======

由此可见，该电路实现“异或”逻辑功能。且当输入B、C不同时。输出F为1；B、C取相同值时，F则为0。即：这是一个判别两输入是否相等的电路。显然原电路设计不合理，该电路只需一个“异或”门便行。

例2：分析如图所示逻辑电路的功能。1.根据逻辑图写出输出函数的逻辑表达式2.列写真值表。10010110111011101001110010100000CBA001111003.确定逻辑功能：解：输入变量的取值中有奇数个1时，L为1，否则L为0,电路具有为奇校验功能。如要实现偶校验，电路应做何改变？例3：试分析下图所示组合逻辑电路的逻辑功能。解：1、根据逻辑电路写出各输出端的逻辑表达式，并进行化简和变换。X=A2、列写真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。3、确定电路逻辑功能真值表111011101001110010100000ZYXCBA0000111100111100010110101、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；2、根据逻辑描述列出真值表；3、由真值表写出逻辑表达式;5、画出逻辑图。4、根据器件的类型,简化和变换逻辑表达式二、组合逻辑电路的设计步骤

一、组合逻辑电路的设计：组合逻辑电路的设计与分析过程正好相反。它是根据给定的逻辑功能或逻辑要求，求得实现这个功能或要求的最简单的逻辑电路。2组合逻辑电路的设计例2：某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。解：1、逻辑抽象。输入信号:

设I0、I1、I2分别为特快、直快和慢车的进站请求信号，且有进站请求时为1，没有请求时为0。输出信号:

设L0、L1、L2分别为3个指示灯的状态，且灯亮为1，灯灭为0。输入输出I0I1I2L0L1L20000001××10001×010001001根据题意列出真值表2、写出各输出逻辑表达式。L0=I0

L0=I0

3、根据要求将上式变换为与非形式

4、根据输出逻辑表达式画出逻辑图。例3

试设计一个码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。解：(1)明确逻辑功能，列出真值表。

设输入变量为G3、G2、G1、G0为格雷码，

当输入格雷码按照从0到15递增排序时，可列出逻辑电路真值表

输出变量B3、B2、B1和B0为自然二进制码。0111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0输出输入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0输出输入逻辑电路真值表(2)画出各输出函数的卡诺图，并化简和变换。33GB==2B+2G3G2G3G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=Å3G2GÅ1G0B=Å3G2GÅ1GÅ0G(3)根据逻辑表达式，画出逻辑图3编码器编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。(1)（4线─2线）普通二进制编码器1000010000100001Y0Y1I3I2I1I0

（2）真值表编码器的输入为高电平有效。

（a）逻辑框图4输入二进制码输出11011000（2）4─2线优先编码器（1）列出真值表输入输出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）写出逻辑表达式输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3~输入为编码信号I3

I0输出为Y1Y03321IIIY+=33210IIIIY+=32II+=321III+=

以下介绍的是4000系列CMOS集成电路优先编码器CD4532的逻辑功能和应用方法。(3）.集成电路编码器（b）引脚图（a）逻辑符号

该编码器有8个信号输入，3个二进制码输出。高电平为有效电平。为便于多个芯片的连接和扩展，设置了输入使能EI和输出使能EO及优先编码工作状态标志GS。信号输入编码输出输入使能

8线-3线优先编码器CD4532功能表输入输出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL优先级最高优先级最低禁止编码器工作例4.4.2用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。。00

00000无编码输出0解：据CD4532的功能表及给定的逻辑图分析知：。1100000若无有效电平输入0111哪块芯片的优先级高？1若有有效电平输入。1010000若有有效电平输入11114

译码器/数据分配器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表1)2线-4线译码器和电路结构

逻辑图(a)74HC139集成译码器

LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E输出输入功能表2).集成电路译码器

常用的集成二进制译码器有CMOS(如74HC138）和TTL（如74LS138)的定型产品。两者逻辑功能相同，只是电性能参数不同。74HC139是双2线-4线译码器。逻辑符号(b)74HC138(74LS138)集成译码器引脚图逻辑符号使能输入端二进制输入端输出端74HC138集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3输出输入A1A0例2.译码器的扩展用74X139和74X138构成5线-32线译码器高位选片外低位选片内00~3线–8线译码器的~

含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。例3.用译码器实现逻辑函数。...因为：当E3=1，E2=E1=0时，（3）常用的集成七段显示译码器

----------CMOS七段显示译码器74HC4511

当输入8421BCD码时，输出高电平有效，用以驱动共阴极显示器；当输入为1010-1111时，输出全为低电平，显示器无显示。辅助控制端输入端灯测试输入LT=0，七段全亮

锁存使能输入LE=0，锁存器不工作，输出随输入码的变化而变；LE由0到1时，输入码被锁存，输出取决于锁存器的内容。灭灯输入BL=0且LT=1时，七段全灭LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形输出输入十进制或功能D3D2D1D0BLLECMOS七段显示译码器74HC4511功能表CMOS七段显示译码器74HC4511功能表(续)**××××HHH锁存熄灭LLLLLLL××××HL×灭灯HHHHHHH××××L××灯测试熄灭LLLLLLLHHHHHHL15熄灭LLLLLLLLHHHHHL14熄灭LLLLLLLHLHHHHL13熄灭LLLLLLLLLHHHHL12熄灭LLLLLLLHHLHHHL11熄灭LLLLLLLLHLHHHL10LTgfedcba字形输出输入十进制或功能BLLED3D2D1D0此时输出状态取决于LE由0跳变至1时BCD码的输入解：可以把一个数据信号分配到8个不同的通道上去。010当ABC=010时，Y2=DCBA

数据分配器可以用唯一地址译码器实现。数据输入数据输出地址输入(通道选择)使能端例：用74HC138组成数据分配器。输入输出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表5数据选择器1.数据选择器的定义与功能

数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。

与数据分配器正好相反。

数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”

。00I3011011=1=00××1YS0S1E地址使能输出输入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I3工作原理及逻辑功能74LS151逻辑符号D7YYE74HC151D6D5D4D3D2D1D0S2S1S0集成电路数据选择器（1）8选1数据选择器74HC151的功能八个数据源输入使能输入两个互补输出三个地址输入输入输出使能选择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD774LS151的功能表当E=1时，Y=0当E=0时，比较Y与L，当

D3=D5=D6=D7=1D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1：

试用8选1数据选择器74LS151产生逻辑函数：

解:（1）一位数值比较器

数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数A、B输出：

FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B6数值比较器1.数值比较器的定义及功能

一位数值比较器是多位比较器的基础。由一位数值比较器的真值表得到如下逻辑表达式：BA=FBA>BA=FBA<ABBA+=FBA=一位数值比较器真值表10011001010101010000FA=BFA<BFA>BBA输出输入逻辑电路图集成数值比较器74LS85(1)集成数值比较器74LS85的功能74LS85的引脚图

74LS85是四位数值比较器，其工作原理和两位数值比较器相同。74LS85的逻辑符号输入输出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL4位数值比较器74LS85的功能表例：用两片74LS85组成8位数值比较器（串联扩展方式）。（2）集成数值比较器的位数扩展输入:

A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0输出FBA>FBA<FBA=高位片输出低位片B3A3~B0A0B7A7~B4A4：输入:低四位的比较结果应作为高四位的条件（a）采用串联扩展方式：例：用74HC85组成16位数值比较器的并联扩展方式：B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12输出（b）采用并联扩展方式：7算术运算电路@在两个1位二进制数相加时，不考虑低位来的进位的相加

---半加

@在两个二进制数相加时，考虑低位进位的相加

---全加加法器分为半加器和全加器两种。半加器全加器1).半加器和全加器两个4位二进制数相加:串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?

低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2).多位数加法器0作业：P193-2004.1.5；4.1.6；4.1.7；4.2.1；4.2.2；4.2.3；4.2.7；4.3.3；4.4.1；4.4.4；4.4.5；4.4.6；4.4.14；4.4.154.4.19；4.4.20；4.4.21(1)；4.4.26；五锁存器和触发器教学基本要求:1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能1、锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

CP

CP

2锁存器1）.基本SR锁存器初态：R、S信号作用前Q端的状态，初态用Qn表示。次态：R、S信号作用后Q端的状态次态用Qn+1表示。工作原理R=0、S=0状态不变00若初态Qn=1101若初态

Qn=001000

无论初态Qn为0或1，锁存器的次态为1态。信号消失后新的状态将被记忆下来。01若初态Qn=1101若初态Qn=0010010R=0、S=1置1

无论初态Qn为0或1，锁存器的次态为0态。信号消失后新的状态将被记忆下来。10若初态Qn=1110若初态Qn=0100101R=1、S=0置01100S=1、R=1无论初态Qn为0或1，触发器的次态、都为0。状态不确定约束条件:SR=0当S、R同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。触发器的输出既不是0态，也不是1态

例运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。开关S由B拨向A时，触点脱离B有瞬间的抖动开关S由A拨回B时，触点脱离A有瞬间的抖动开关S由B拨向A时，触点接触A有瞬间的抖动Q不变Q不变开关S由A拨回B时，触点接触B有瞬间的抖动2）.逻辑门控SR锁存器电路结构

国标逻辑符号基本SR锁存器使能信号控制门电路逻辑功能

S=0，R=0：Qn+1=Qn

S=1，R=0：Qn+1=1

S=0，R=1：Qn+1=0

S=1，R=1：Qn+1=Ф（不确定）E=1：E=0：状态发生变化。且有：状态不变Q3=SQ4=R的波形。

例：逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示，锁存器的原始状态为Q=0，试画出Q3、Q4、Q和Q解：根据前面讲的逻辑门控SR锁存器的功能表可画出图如虚线下边所示：

主锁存器与从锁存器结构相同（TG1和TG4的工作状态相同；TG2和TG3的工作状态相同），且锁存使能信号反相，这样，利用两个锁存器的交互锁存可实现存储数据和输入信号之间的隔离。1）.电路结构2主从触发器施密特反相器2）.由传输门组成的CMOSD触发器的工作原理

TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:

=1，C=0，Q跟随D端的状态变化，使Q=D。

(2)CP由0跳变到1

:

=0，C=1，TG3导通，TG4断开——从锁存器Q的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。

可见：从锁存器在工作中总是跟随主锁存器的状态变化，触发器因此冠名“主从”。触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。即D触发器的特性可用下式来表达：Qn+1=D

并称其为D触发器的特性方程。3D

触发器

1.特性表（功能表）Qn

DQn+10000111001112.特性方程（次态方程）Qn+1=D

3.状态图3.状态转换图

翻转10011111

置111010011

置000011100状态不变01010000

说明Qn+1QnKJ1.特性表

（功能表）2.特性方程（次态方程）4JK

触发器

例5.4.1

设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示，试画出输出端Q的波形。设触发器的初始状态为0。解：

Q

5T触发器

特性方程（次态方程）3.状态转换图特性表011101110000T逻辑符号

1.2.4.T′触发器逻辑符号

特性方程时钟脉冲每作用一次，触发器翻转一次。6SR

触发器

1.特性表

（功能表）2.特性方程（次态方程）3.状态图Qn

SRQn+1000000100101011不确定100110101101111不确定

SR=0（约束条件）本章课后题：P237-2425.2.3；5.2.4；5.2.5；5.4.1；5.4.3；5.4.5六.时序逻辑电路的分析与设计教学基本要求2、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互转换。3、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。127输出方程:

O＝f1(I，S)激励方程:

E＝f2(I，S)状态方程:

Sn+1＝f3(E，Sn)表达输出信号与输入信号、状态变量的关系式表达激励信号与输入信号、状态变量的关系式表达存储电路从现态到次态的转换关系式激励输出状态输入128状态表

其格式如下：次态/输出输入xy次态/输出X=0X=1AD/0C/1BB/1A/0CB/1D/0DA/0B/1现态现态y某电路的状态表129

每一个状态用一个圆圈来代表，圈内用字母或数字表示该状态的名称，用还箭头的直线或弧线表示状态转换关系，并将引起这一转换的输入条件X以及在该输入和现态下的相应输出标注在有向线段的旁边，箭头的起点表示现态，终点表示次态。如：状态图，其形式如下所示：x/z输入条件输出现态次态ABDC0/00/01/01/00/11/11/10/1某MEALY型电路的状态图由左图可知：若电路处于状态B，则当输入X=1时，电路输出Z=0。130同一时序电路的状态图与状态表可相互转换。如：

状态图与状态表的转换关系现态次态/输出x=0X=1AB/1C/0BB/0A/1CA/0C/0ACB0/11/10/01/00/01/0131输出方程激励方程组

状态方程组1.逻辑方程组例：下面通过实例来讨论时序电路逻辑功能的四种表达方法。132状态转换真值表100010001100000000YA010100011100010111011101001110输出方程状态方程组(1)根据方程组列出状态转换真值表133（2）将状态转换真值表转换为状态表01/000/11111/000/11010/000/00001/000/101状态表A=1A=0状态转换真值表010100011100010111011101001110100010001100000000YA134状态表01/000/11111/000/11010/000/00001/000/101A=1A=00/01/00/11/00/11/00/11/0(3)根据状态表画出状态图状态图

10

11

00

01

135（4）根据状态表画出时序图（波形图）

时序逻辑电路的四种描述方式是可以相互转换的。状态表01/000/11111/000/11010/000/00001/000/101A=1A=0波形图从波形图可以看出:输出Y不受时钟脉冲的影响。2时序逻辑电路的分析1.了解电路的组成；电路的输入、输出信号、触发器的类型等。

４.确定电路的逻辑功能。3.列出状态转换表或画出状态图和波形图；2.根据给定的时序电路图,写出下列各逻辑方程式：(１)输出方程；

(２)各触发器的激励方程;

（3）状态方程:

将每个触发器的驱动方程代入其特性方程得状态方程。137例1

试分析如图所示时序电路的逻辑功能。同步时序逻辑电路分析举例电路是由两个T触发器组成的同步时序电路。解：(1)了解电路组成。138(2)根据电路列出三个方程组激励方程组:T0=AT1=AQ0

输出方程组:

Y=AQ1Q0

将激励方程组代入T触发器的特性方程得状态方程组:139(3)根据状态方程组和输出方程列出状态表Y=AQ1Q000/111/01111/010/01010/001/00101/000/000A=1A=0状态表140(4)画出状态图00/111/01111/010/01010/001/00101/000/000A=1A=0

1/1

1/0

01

00

11

10

1/0

1/0

0/0

0/0

0/0

0/0

Q1Q0

A/Y

14100/111/01111/010/01010/001/00101/000/000A=1A=0(5)画出时序图

若输入A存在较大噪声，这可能错误地触发进位操作。如果删除电路图中A和与门G2输入之间的连线，将电路转换为穆尔型，使输出信号仅取决于电路的状态，其变化始终与时钟同步，而输入信号A影响电路状态的时间仅限于CP脉冲上升沿前后的瞬间，从而提高电路的抗干扰性能。142(6)逻辑功能分析

观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。

该电路也是序列信号检测器。用来检测同步脉冲信号序列A中1的个数，一旦检测到四个1状态（这四个1状态可以不连续），电路则输出高电平。143例2

试分析如图所示时序电路的逻辑功能。电路是由两个JK触发器组成的莫尔型同步时序电路。解：(1)了解电路组成。J2=K2=XQ1

J1=K1=1Y=Q2Q1

(2)写出下列各逻辑方程式：输出方程:激励方程:144J2=K2=XQ1

J1=K1=1将激励方程代入JK触发器的特性方程得状态方程:整理得：FF2FF1145(3)列出其状态转换表，画出状态转换图和波形图Y=Q2Q1

11100100X=1X=0状态转换表10/100/101/011/000/010/011/001/0146状态图

10/100/11101/011/01000/010/00111/001/000X=1X=0画出状态图

1/0

1/0

1/1

00

11

01

10

1/0

X/Y

0/0

0/1

0/0

0/0

00

11

01

10

Q2Q1

147根据状态转换表，画出波形图。1100011001111000010010110100A=1A=0Z10011100110110Q2Q1148X=0时电路功能：可逆计数器

X=1时Y可理解为进位或借位端。电路进行加1计数电路进行减1计数。(４)确定电路的逻辑功能.149例3

分析下图所示的同步时序电路。

激励方程组输出方程组

Z0=Q0Z1=Q1Z2=Q2解：（1）根据电路列出逻辑方程组:150得状态方程（2）列出其状态表将激励方程代入D触发器的特性方程得状态方程：110111100110010101001100110011100010010001001000状态表151（3）画出状态图

110111100110010101001100110011100010010001001000状态表状态图

000

001

100

011

010

110

101

111

Q2Q1Q0

152（4）画出时序图

CP

Q0

Q2

Q1

TCP

153由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。（5）逻辑功能分析3同步时序逻辑电路的设计同步时序电路的设计过程：155例1.

设计一个序列检测器，用来检测二进制序列。每当连续收到3个1（或3个以上1）时，该检测器输出为1，否则为0。解：据题意，电路有一个输入端x，用以接收二进制信号序列，还有一个输出端z，用来指示对“111”序列的识别，且输入与输出之间的关系见下面典型序列所示：

x：11011110z：00000110同步时序逻辑电路设计举例1561.先建立原始状态图

据题意，电路在连续收到3个1（或者3个以上1）时，输出为1，其它情况输出则为0，因此，要求电路能记忆收到1个1，连续两个1，连续3个1的情况。设电路的初始状态为S0，并将以上三种情况分别用S1，S2，S3来表示，则可得出主干转移图，见下图所示：S0S2S3S10/00/00/01/11/11/01/00/0次态/输出X=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/0S3/1S3S0/0S3/1现态原始状态表

再对上图作进一步的完善（见红线所示），便得到原始状态图，据它可以作出原始状态表如上表所示。1572.状态化简

由于获得的是完全确定的状态表，故用观察法化简便可以得等效状态对为（S2，S3）。且最大等效类为：（S0），（S1），（S2，S3）。将等效对（S2，S3）合并为一个状态，记为S2，则可作出最小化状态表如下：次态/输出X=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/0S2/1现态X=0X=10000/001/00100/011/01100/011/11583.状态编码

因为最小化状态表中只有三个状态，所以只需要2位二进制代码来表示各个状态。根据编码规则，找出最佳编码方案。由规则1知，S1与S2，S0与S2，S0与S1均应分配相邻的二进制代码。由规则2知，S0与S1，S0与S2均应分配相邻的二进制代码。由规则3知，S0与S1应分配相邻的二进制代码。由规则4知，S0应分配逻辑0。由以上分析得到的状态分配图及编码如下：

y201y2y1y10S0S0001S1S2S101S211

将以上分配的状态编码代入最小化状态表中，便可得到二进制状态表。1594.选定触发器，求出激励函数式和输出函数式

若选J-K触发器作存储元件，则由J-K触发器的激励表与二进制的状态表可作出激励函数真值表如下：输入Xy2y1次态激励函数J2K2J1K1000000d0d001000dd1010dddddd01100d1d1100010d1d101111dd0110dddddd11111d0d0

由于状态表中只有三个状态，而10状态没有用上，故10状态可作任意状态处理。160

将上表中的激励函数值及状态表中的输出值填入相应的卡诺图，如下所示：010000010111dd10dd0100dd01dd111010dd01000101dd11dd10dd0100dd0110111010dd0100000100110110ddJ2K2J1K1z

将卡诺图化简，便可得到最简