八位十进制数字频率计的设计

本文格式为Word版，下载可任意编辑——八位十进制数字频率计的设计

2023~2023学年其次学期

《数字系统设计》

课程设计报告

题目：数字频率计的设计班级：10电子信息（1）

姓名：鲍学贵李闯王群卢军张力付世敏凌玲尹凡

指导教师：周珍艮

电气工程系2023年6月

《数字系统设计》任务书

课题名称指导教师执行时间学生姓名鲍学贵李闯王群张力卢军付世敏凌玲尹凡学号10091210031009121037100912106110091210891009121047100912110510091211091009121081设计一个8位10进制数字频率计，能测量最大值小于5V的正弦波、三设计要求角波、方波或其他周期性波形的频率，用数码管显示结果。数字频率计的设计周珍艮2023~2023学年其次学期第14周承受任务系统方案设计及协调硬件电路设计（1）硬件电路设计(2)软件设计(1)软件设计(2)课程设计的撰写(1)课程设计的撰写（2）课程设计方案的检查评分

摘要

数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、试验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。

本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用VHDL硬件描述语言编程，以QuartusII为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。所设计的VHDL语言通过仿真能够较好的测出所给频率并且满足数字频率计的自动清零和自动测试的功能要求，具有理论与实践意义。8位十进制数字频率计的设计绪论

没有竞争力，这也和我国其他的民族产业存在一致的状况，这也正是我国在高速发展后的今天很少有自己的民族品牌的原因，所以我国应当大力的支持自己的民族品牌，不仅仅是要在资金和人才的投入，还要有具体的实际行动并起到一定的保护作用。

1.3本文的主要工作

本文的主要工作为：

(1)首先分析了8位十进制数字频率计的基本原理。

(2)对设计工具QuartusII进行了介绍，对设计中使用的VHDL语言[2-3]进行介绍。(3)对数字频率计的各个模块功能的分析，进行了功能仿真测试，得出仿真波形图。本文的安排如下：第一章介绍数字频率计的设计背景，设计意义，其次章介绍EDA技术原理与概述，本论文是以EDA技术为基础编写的所以对EDA技术的要求比较高，对VHDL语言的编写以及QuartusII的运用都要比较熟练。介绍了可编程规律器件FPGA和硬件描述语言，第三章是对数字频率计的基本原理以及对设计的要求进行概述，对目标芯片的介绍等，第四章介绍各个功能模块的基本功能以及VHDL语言的分析，将各部分进行仿真并对其进行仿真分析，测出所给频率。对该设计的数字频率计的仿真进行理论值与试验值的验证，第五章是本文的终止语。

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8位十进制数字频率计的设计数字频率计的系统分析

其次章数字频率计的系统分析

2.18位十进制数字频率计系统设计的原理

2.1.1数字频率计的基本原理

数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，寻常状况下计算每秒内待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越确凿，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）内信号发生周期变化的次数。假使我们能在给定的1S时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必需获得相对稳定与确凿的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。2.1.2系统总体框架图

图2.1系统总体框架图

总体框图设计思路：由50MHz系统时钟分频得到0.5Hz的基准时钟。在基准时钟的1S高电平期间计被测频率的脉冲个数，1S高电平终止时计数终止，所记录的

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8位十进制数字频率计的设计数字频率计的系统分析

脉冲个数是被测信号的频率，为了在数码管上显示计数结果需要锁存器将所计的数锁存，因此，在基准时钟下降沿来的时候锁存器实现锁存功能。为了下次计数必需将本次计数的结果清零，所以在基准时钟低电平期间对计数器清零。被测频率从计数器的是中端输入实现频率的测试。将锁存器锁存的数据输入扫描器，通过译码器将锁存的二进制数译成十进制然后显示到数码管上，最终被读出来。

2.28位十进制数字频率计设计任务及要求

用测频法设计一个八位十进制的数字频率器，测频范围是1HZ到49999999HZ。（1）测量范围信号：方波、正弦波；幅度：0.5V～5V；频率：1Hz～4999999HZ。（2）测量范围信号：脉冲波；幅度：0.5V～5V；脉冲宽度≥100μs.测量误差≤1%。

（3）显示器：十进制数字显示，显示刷新时间1～10秒连续可调，对上述三种测量功能分别用不同颜色的发光二极管指示。（4）具有自校功能，时标信号频率为1Hz。

2.3目标芯片FLEX10K

目标芯片[11]选用Altera公司生产的FPGA产品FLEX10K系列[9]中的LC84-4，FLEX10K是ALTERA公司研制的第一个嵌入式的PLD可编程规律器件系列。它具有高密度、低成本、低功率等特点，利用FLEX10K系列CPLD可编程规律器件的EAB可在系统中实现规律功能和存贮功能。FLEX10K是ALTERA公司研制的第一个嵌入式的PLD，它具有高密度、低成本、低功率等特点，是当今ALTERACPLD中应用前景最好的器件系列之一。它采用了重复可构造的CMOSSRAM工艺，并把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时可结合众多可编程器件来完成普通门阵列的宏功能。每一个FLEX10K器件均包括一个嵌入式阵列和一个规律阵列，因而设计人员可轻松地开发集存贮器、数字信号处理器及特别规律等强大功能于一身的芯片。

FPGA采用可编程的查找表LUT（LookUpTable）结构。LUT是可编程的最小规律单元,大部分FPGA采用基于SRAM的查找表规律形式结构，用SRAM来构成规律函数发生器。FLEX内部结构如图3.2所示。

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8位十进制数字频率计的设计数字频率计的系统分析

图2.2FLEX内部芯片结构

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8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

第三章各功能模块基于VHDL的设计与仿真

3.18位十进制数字频率计的电路规律图

8位十进制数字频率计的电路规律图，它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B[8]组成。以下分别表达频率计各规律模块的功能与设计方法。8位十进制数字频率计的电路规律如图4.18所示。

图3.18位十进制数字频率计的电路规律图

3.2测频控制信号发生器的功能模块及仿真

（1）测频控制信号发生器的功能模块如图4.2所示。

图3.2测频控制信号发生器的功能模块图

（2）源程序如下：

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8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLIS

PORT(CLK:INSTD_LOGIC;--1Hz测频控制时钟TSTEN:OUTSTD_LOGIC;--计数器时钟使能CLR_CNT:OUTSTD_LOGIC;--计数器清零LOAD:OUTSTD_LOGIC);--输出锁存信号ENDENTITYTESTCTL;

ARCHITECTUREARTOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGIN

PROCESS(CLK)ISBEGIN

IFCLK'EVENTANDCLK='1'THEN--1HZ时钟二分频DIV2CLK8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

CASESECIS

WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;SELNULL;ENDCASE;ENDPROCESS;

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\

8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

ENDARCHITECTUREbehav;

数码译码[14]主要是用来完成各种码制之间的转换。例如可用来完成BCD—十进制数、十进制数—BCD之间数制的转换。从图3.11仿真图可知，当LED的输入为“0X7E〞数码管就会显示为“0〞，当LED的输入为“0X06〞数码管就会显示为“1〞。图3.11为数码管译码显示仿真图。

图3.11数码管译码显示仿真图

3.7十进制计数器的功能模块及仿真

3.7.1计数器

计数是一种最简单基本的运算，计数器[15]就是实现这种运算的规律电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记录下来加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。3.7.2十进制计数器的功能模块及仿真

（1）十进制计数器的功能模块如图3.12所示。

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8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

图3.12十进制计数器的功能模块

（2）源程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10IS

PORT(CLK:INSTD_LOGIC;--计数时钟信号CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;

--清零信号--计数使能信号

--4位计数结果输出

CQ:OUTINTEGERRANGE0TO15;ENDENTITYCNT10;

ARCHITECTUREARTOFCNT10ISSIGNALCQI:INTEGERRANGE0TO15;BEGIN

PROCESS(CLK,CLR,ENA)ISBEGIN

IFCLR='1'THENCQI8位十进制数字频率计的设计各功能模块基于VHDL的设计与仿真

USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BIS

PORT(LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);

DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDENTITYREG32B;

ARCHITECTUREARTOFREG32BISBEGIN

PROCESS(LOAD,DIN)ISBEGIN

IFLOAD'EVENTANDLOAD='1'THENDOUTCLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL);U1:CNT10PORTMAP(CLK=>FSIN,CLR=>SC,ENA=>SE,

CQ=>SD(3DOWNTO0),CARRY_OUT=>S1);--名字关联

U2:CNT10PORTMAP(CLK=>S1,CLR=>SC,ENA=>SE,

CQ=>SD(7DOWNTO4),CARRY_OUT=>S2);U3:CNT10PORTMAP(S2,SC,SE,SD(11DOWNTO8),S3);--位置关联U4:CNT10PORTMAP(S3,SC,SE,SD(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,SC,SE,SD(19DOWNTO16),S5);U6:CNT10PORTMAP(S5,SC,SE,SD(23DOWNTO20),S6);U7:CNT10PORTMAP(S6,SC,SE,SD(27DOWNTO24),S7);U8:CNT10PORTMAP(S7,SC,SE,SD(31DOWNTO28),S8);

U9:REG32BPORTMAP(LOAD=>SL,DIN=>SD(31DOWNTO0),DOUT=>DOUT);ENDARCHITECTUREART;

通过图3.15和图3.16可以得出，当时钟信号输入为1s，测试信号输入为1.0ms时，

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8位十进制数字频率计的设计各功