微机接口第四章

微机接口第四章第1页，共80页，2023年，2月20日，星期四第2页，共80页，2023年，2月20日，星期四存储器概述

半导体存储器

存储器与CPU的连接存储器的工作原理本章内容第3页，共80页，2023年，2月20日，星期四了解存储器的工作原理和外部特性掌握微机中存储系统的结构学会利用现有的存储器芯片构成所需内存系统。学习目的第4页，共80页，2023年，2月20日，星期四4.1

存储器概述

存储器是计算机系统中具有记忆功能的部件，它是由大量的记忆单元(或称基本的存储电路)组成的,用来存放用二进制数表示的程序和数据。第5页，共80页，2023年，2月20日，星期四记忆单元是一种能表示二进制“

0”和“1”的状态并具有记忆功能的物理器件，如电容、双稳态电路等。一个记忆单元能够存储二进制的一位。由若干记忆单元组成一个存储单元、一个存储单元能存储一个字，字有4位、8位、16位等称之为字长，字长为8时，称一个字节。第6页，共80页，2023年，2月20日，星期四实际上存储系统是快慢搭配，具有层次结构的，如图4.1所示。速度快容量小速度慢容量大寄存器内部Cache外部Cache主存储器辅助存储器大容量辅助存储器图4.1微机存储系统的层次结构CPU第7页，共80页，2023年，2月20日，星期四存储器操作：读操作，非破坏性。写操作，破坏性。存储器的职能：信息交换中心。数据仓库。第8页，共80页，2023年，2月20日，星期四一、存储器分类1.内部存储器(内存或主存)功能：存储当前运行所需的程序和数据。

特点：CPU可以直接访问并与其交换信息，容量小，存取速度快。第9页，共80页，2023年，2月20日，星期四2.外存储器(外存)功能：存储当前不参加运行的程序和数据。特点：CPU不能直接访问，配备专门设备才能进行交换信息，容量大，存取速度慢。第10页，共80页，2023年，2月20日，星期四目前，存储器使用的存储介质有半导体器件，磁性材料，光盘等。由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，一般把半导体存储器芯片作为内存。在此我们只讨论半导体存储器。第11页，共80页，2023年，2月20日，星期四半导体存储器静态随机SRAM动态随机DRAM一次性编程PROM可擦除EPROM紫外光擦除UREPROM电擦除EEPROM读写存储器RAM只读存储器ROM双极型MOS掩膜ROM可编程ROM图4.2半导体存储器分类static静态的，dynamic动态的，programmer编程第12页，共80页，2023年，2月20日，星期四二、半导体存储器的组成半导体存储器由地址寄存器，译码电路、存储体、读/写控制电路、数据寄存器、控制逻辑等6个部分组成。AB地址寄存器MAR地址译码器存储体M读写驱动器数据寄存器MDRDB

……控制逻辑启动片选读/写图4.3存储器的基本组成第13页，共80页，2023年，2月20日，星期四1.存储体

基本存储电路是组成存储器的基础和核心，它用于存放一位二进制信息“0”或“1”。若干记忆单元（或称基本存储电路）组成一个存储单元，一个存储单元一般存储一个字节，即存放8位二进制信息，存储体是存储单元的集合体。

2.译码驱动电路

该电路实际上包含译码器和驱动器两部分。译码器的功能是实现多选1，即对于某一个输入的地址码，N个输出线上有唯一一个高电平（或低电平）与之对应。

第14页，共80页，2023年，2月20日，星期四常用的地址译码有两种方式，即单译码和双译码方式。

(1)

单译码方式

单译码方式是一个“N中取1”的译码器，如图4.4所示。译码器输出驱动N根字线中的一根，每根字线由M位组成。若某根字线被选中，则对应此线上的M位信号便同时被读出或写入，经输出缓冲放大器输出或输入一个M位的字。

第15页，共80页，2023年，2月20日，星期四Ap-1Ap-2A1A0N取1译码器基本存储电路p个输入M

位

位

线D0D1DM－1N根字线

N=2p

个地址W0W1…………选中的字线输出M位Wn-1输

出

缓

冲

放

大

器图4.4单译码寻址示意图第16页，共80页，2023年，2月20日，星期四(2)

双译码方式双译码方式采用的是两级译码电路。当字选择线的根数N很大时，N=2p中的p必然也大，这时可将p分成两部分，如：N=2p=2q+r=2q×2r=X×Y，这样便将对N的译码分别由X译码和Y译码两部分完成。

第17页，共80页，2023年，2月20日，星期四A0A1A2A3A4X0X31...W0,0W31,0W0,31W31,31Y0Y31基本存储电路R/W控制Y(列)地址译码及I/O控制数据输入数据输出A5A6A7A8A9…X

(行)

地

址

译

码

器图4.5双译码结构示意图第18页，共80页，2023年，2月20日，星期四

单译码方式主要用于容量小的存储器，双译码方式可大大减少译码输出选择线的数目，适用于大容量的存储器。第19页，共80页，2023年，2月20日，星期四3.地址寄存器

用于存放CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。

4.读/写电路包括读出放大器、写入电路和读/写控制电路，用以完成对被选中单元中各位的读出或写入操作。

第20页，共80页，2023年，2月20日，星期四5.数据寄存器用于暂时存放从存储单元读出的数据，或从CPU或I/O端口送来的要写入存储器的数据。

6.控制逻辑接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读/写操作。

第21页，共80页，2023年，2月20日，星期四三、半导体存储器芯片的主要技术指标1.存储容量（存放二进制信息的总位数）存储容量=存储单元个数×每个存储单元的位数常用单位：MB、GB、TB其中：1kB=210B1M=210kB=220B1GB=210MB=230B1TB=210GB=240B第22页，共80页，2023年，2月20日，星期四2.存取时间存取时间又称存储器访问时间。指启动一次存储器操作到完成该操作所需的时间tA。3.存取周期存取周期是连续启动两次独立的存储器操作所需的最小的时间间隔TC，一般TC≥tA。第23页，共80页，2023年，2月20日，星期四4.可靠性可靠性指存储器对电磁场及温度等变化的抗干扰能力。5.其他指标体积、重量、功耗(包括维持功耗和操作功耗)。第24页，共80页，2023年，2月20日，星期四4.2随机存取存储器RAM一、静态随机存储器SRAM图4.6为6个MOS管组成的双稳态电路。第25页，共80页，2023年，2月20日，星期四图4.6六管静态RAM基本存储电路Y地址译码VccV7

I/OV8

I/OV3V4V5V2V6AV1BDiDiX地址译码图中V1V2是工作管，V3V4是负载管，V5V6是控制管，V7V8也是控制管，它们为同一列线上的存储单元共用。第26页，共80页，2023年，2月20日，星期四特点：(1)不需要刷新，简化外围电路。

(2)内部管子较多，功耗大，集成度低。第27页，共80页，2023年，2月20日，星期四

典型的静态RAM芯片

不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）等。图4.8为SRAM6264芯片的引脚图，其容量为8K×8位，即共有8K（213）个单元，每单元8位。因此共需地址线13条，即A12~A0；数据线8条即I/O8~I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM6264的操作方式，如表4.1所示。

第28页，共80页，2023年，2月20日，星期四123456789101112131428272625242322212019181716156264

NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O4表4.1

6264的操作方式I/O1~I/O8IN写0100IN写1100OUT读0101高阻输出禁止1101高阻未选中×0××高阻未选中××1×I/O1~I/O8方式WECE1CE2OE图4.8SRAM6264引脚图第29页，共80页，2023年，2月20日，星期四DRAM的基本存储电路(存储单元)有单管和四管等结构，这里仅介绍单管存储单元的结构及存储原理。二、动态随机存储器DRAM第30页，共80页，2023年，2月20日，星期四刷新放大器数据I/O线T1CS行选择信号图4.9单管DRAM基本存储元电路T2列选择

信号图4.9为单管动态RAM的基本存储电路，由MOS晶体管和一个电容CS组成。

第31页，共80页，2023年，2月20日，星期四特点：(1)每次读出后，内容被破坏，要采取恢复措施，即需要刷新，外围电路复杂。(2)集成度高，功耗低。第32页，共80页，2023年，2月20日，星期四

典型的动态RAM芯片一种典型的DRAM如Intel2164。2164是64K×1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。

第33页，共80页，2023年，2月20日，星期四图4.10(a)Intel2164DRAM芯片引脚图GNDDinA7A5A4A3A6DoutVCCA0A1A2NC2164116

89WERASCASA0~A7：地址输入CAS：列地址选通RAS：行地址选通WE：写允许Din：数据输入Dout：数据输出Vcc：电源GND：地第34页，共80页，2023年，2月20日，星期四图4.10(b)Intel2164DRAM内部结构框图DoutWEDinCASRASA7…A1A08位地址锁存器128×128矩阵128个读出放大器1/2列译码128个读出放大器128×128矩阵128×128矩阵128个读出放大器1/2列译码128个读出放大器128×128矩阵4选1I/O门控输出缓冲器行时钟缓冲器列时钟缓冲器写允许时钟缓冲器数据输入缓冲器第35页，共80页，2023年，2月20日，星期四包含：(1)存储体外围电路

a.地址译码器

b.读/写控制及I/O电路

c.片选控制CS二、RAM的组成第36页，共80页，2023年，2月20日，星期四4.3

只读存储器(ROM)

ROM主要由地址译码器、存储矩阵、控制逻辑和输出电路四部分组成（如图4.11所示），与RAM不同之处是ROM在使用时只能读出，不能随机写入。

第37页，共80页，2023年，2月20日，星期四输出电路Y译码存储矩阵X译码控制逻辑地址码···D7D0它包含有 (1)地址译码器

(2)存储矩阵

(3)控制逻辑

(4)输出电路图4.11ROM组成框图第38页，共80页，2023年，2月20日，星期四一、掩膜ROM特点：(1)器件制造厂在制造时编制程序,用户不能修改。(2)用于产品批量生产。(3)可由二极管和三极管电路组成。第39页，共80页，2023年，2月20日，星期四1.字译码结构图4.12为二极管构成的4×4位的存储矩阵，地址译码采用单译码方式，它通过对所选定的某字线置成低电平来选择读取的字。位于矩阵交叉点并与位线和被选字线相连的二极管导通，使该位线上输出电位为低电平，结果输出为“0”，否则为“1”。第40页，共80页，2023年，2月20日，星期四RRRRVCC1234字线位4位3位2位1输出数据位图4.12二极管ROM二极管ROM阵列4321位字12340000001101011010第41页，共80页，2023年，2月20日，星期四用MOS三极管取代二极管便构成了MOS

ROM阵列字线1字线2字线3字线4字地址译码器VDDD4D3D2D1A1A000011011位线1位线2位线3位线44321位字12340010110111100100D4D3D2D1图4.13MOS管ROM阵列第42页，共80页，2023年，2月20日，星期四

从二极管ROM和MOSROM的介绍可知，这种存储矩阵的内容完全取决于芯片制造过程，而一旦制造好以后，用户是无法变更的。

第43页，共80页，2023年，2月20日，星期四2.复合译码结构如图4.14是一个1024×1位的MOSROM电路。10条地址信号线分成两组，分别经过X和Y译码，各产生32条选择线。X译码输出选中某一行，但这一行中，哪一个能输出与I/O电路相连，还取决于Y译码输出，故每次只选中一个单元。

第44页，共80页，2023年，2月20日，星期四

A5A6A7A8A9A0A1A2A3A4VCC………图4.14复合译码的MOSROM电路第45页，共80页，2023年，2月20日，星期四3.双极型ROM电路双极型ROM的速度比MOSROM快，它的取数时间约为几十ns，可用于速度要求较高的微机系统中。图4.15是一种双极型ROM的结构图，容量为256×4位。

第46页，共80页，2023年，2月20日，星期四A0A1A2A3A4A5A6A7图4.15一种双极型ROM的结构图第47页，共80页，2023年，2月20日，星期四

存储单元的工作原理仍为当某一行被选中时，连到存储管子的基极信号为“1”，各列若有管子与此选择线相连，则管子导通，输出为“0”，在输出电路中经过反相，实际输出为“1”；若没有管子与此选择线相连，则存储矩阵输出为“1”，经过输出电路反相，输出为“0”。第48页，共80页，2023年，2月20日，星期四二、可编程ROM(PROM)

可编程ROM（PROM）是一种允许用户编程一次的ROM，其存储单元通常用二极管或三极管实现。图4.16所示存储单元的双极型三极管的发射极串接了一个可熔金属丝，出厂时，所有存储单元的熔丝都是完好的。编程时，通过字线选中某个晶体管。若准备写入1，则向位线送高电平，此时管子截止，熔丝将被保留；若准备写入0，则向位线送低电平，此时管子导通，控制电流使熔丝烧断，不可能再恢复，故只能进行一次编程。第49页，共80页，2023年，2月20日，星期四图4.16熔丝式PROM的基本存储结构第50页，共80页，2023年，2月20日，星期四特点：(1)出厂时里面没有信息。(2)用户根据自己需要对其进行设置(编程)。(3)只能使用一次，一旦进行了编程不能擦除片内信息。第51页，共80页，2023年，2月20日，星期四三、可擦除、可编程ROM（EPROM）在实际工作中，一个新设计的程序往往需要经历调试、修改过程，如果将这个程序写在ROM和PROM中，就很不方便了。EPROM是一种可以多次进行擦除和重写的ROM。

第52页，共80页，2023年，2月20日，星期四图4.17EPROM的基本存储电路和FAMOS结构PPSD

SIO2

SIO2+++N基底源极漏极多晶硅浮置栅字选线浮置栅场效应管位线(a)EPROM的基本存储结构(b)浮置栅雪崩注入型场效应管结构第53页，共80页，2023年，2月20日，星期四特点：(1)可以多次修改擦除。(2)EPROM通过紫外线光源擦除(编程后，窗口应贴上不透光胶纸)。第54页，共80页，2023年，2月20日，星期四

典型的EPROM芯片常用的典型EPROM芯片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。

第55页，共80页，2023年，2月20日，星期四四、电可擦除可编程ROM（EEPROM）

E2PROM是一种在线（即不用拔下来）可编程只读存储器，它能像RAM那样随机地进行改写，又能像ROM那样在掉电的情况下所保存的信息不丢失，即E2PROM兼有RAM和ROM的双重功能特点，如图4.18所示。

E2PROM的另一个优点是擦除可以按字节分别进行（不像EPROM擦除时把整个片子的内容全变为“1”）。第56页，共80页，2023年，2月20日，星期四图4.18E2PROM结构示意图+VG+VD第57页，共80页，2023年，2月20日，星期四五、Flash存储器闪速存储器（FlashMemory）是一种新型的半导体存储器，由于它具有可靠的非易失性、电擦除性以及低成本，对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器，而且它在固有性能和成本方面有较明显的优势。

第58页，共80页，2023年，2月20日，星期四※

闪速存储器可实现大规模电擦除。

※

闪速存储器的擦除功能可迅速清除整个器件中所有内容。※

闪速存储器可以被擦除和重新编程几十万次而不会失效。

第59页，共80页，2023年，2月20日，星期四特点：固有的非易失性

它不同于静态RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态RAM的后备存储器。

(2)经济的高密度

Intel的1M位闪速存储器的成本按每位计要比静态RAM低一半以上。闪速存储器的成本仅比容量相同的动态RAM稍高，但却节省了辅助存储器（磁盘）的额外费用和空间。

第60页，共80页，2023年，2月20日，星期四特点：(3)可直接执行

由于省去了从磁盘到RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动。

(4)固态性能

闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。

第61页，共80页，2023年，2月20日，星期四4.4存储器与CPU的接口技术数据总线控制总线CPU地址总线存储器图4.19CPU与存储器连接示意图一、存储器与CPU的连接第62页，共80页，2023年，2月20日，星期四(一)存储器与CPU连接时应注意问题1.CPU总线的负载能力。

(1)直流负载能力一个TTL电平(2)电容负载能力100PF由于存储器芯片是MOS器件，直流负载很小，它的输入电容为5－10PF。所以a.小系统中，CPU与存储器可直连，b.大系统常加驱动器,在8086系统中,常用8226、

8227总线收发器实现驱动。第63页，共80页，2023年，2月20日，星期四2.

CPU的时序和存储器芯片存取速度的配合选择存储器芯片要尽可能满足CPU取指令和读写存储器的时序要求。一般选高速存储器，避免需要在CPU有关时序中插入TW，降低CPU速度，增加WAIT信号产生电路。第64页，共80页，2023年，2月20日，星期四3.存储器的地址分配和选片问题。(1)确定整机存储容量。(2)整机存储容量在整个存储空间的位置。(3)选用存储器芯片的类型和数量。(4)划分RAM、ROM区，地址分配，画出地址分配图。第65页，共80页，2023年，2月20日，星期四一般指存储器的WE、OE、CS等与CPU的RD、WR等相连，不同的存储器和CPU连接时其使用的控制信号也不完全相同。4.控制信号的连接第66页，共80页，2023年，2月20日，星期四(二)片选信号的产生单片的存储器芯片的容量是有限的，整机的存储器由若干芯片组成，应考虑到：1.地址的分配。2.存储器芯片的选择(片选)CPU对存储器操作时，先进行片选，再从选中芯片中根据地址译码选择存储单元进行数据的存取。第67页，共80页，2023年，2月20日，星期四存储器空间的划分和地址编码是靠地址线来实现的。对于多片存储器芯片构成的存储器其地址编码的原则是：一般情况下，CPU能提供的地址线根数大于存储器芯片地址线根数，对于多片6264与8086相连的存储器，A0～A12作为片内选址，A13～A19作为选择不同的6264。1.低位片内选址2.高位选择芯片(片选)第68页，共80页，2023年，2月20日，星期四1.线选法：

CPU中用于“选片”的高位地址线(即存储器芯片未用完地址线)若一根连接一组芯片的片选端，该根线经反相后，连接另一组芯片的片选端，这样一条线可选中两组芯片，这种方法称之为线选法。片选信号产生的方法第69页，共80页，2023年，2月20日，星期四

另一种常用的线选法是用高位地址的每一根线去分别控制各组芯片的片选端，如下图所示：

第70页，共80页，2023年，2月20日，星期四芯片A19~A15A14A13A12~A0一个可用的地址范围甲×××××10全0~全1

04000H~05FFFH

乙×××××01全0~全1

02000H~03FFFHA12~A02764（甲）2764（乙）A14A13CECE图4.20为线选法的例子，令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙）。

图4.20线选法A19~A15因未参与对2个2764的片选控制，故其值可以是0或1（用x表示任取），这里，假定取为全0，则得到了两片2764的地址范围如图中所示，显然2片2764的重叠区各有25=32个。

第71页，共80页，2023年，2月20日，星期四全译码法中，对剩余的全部高位地址线进行译码称为全译码法。a.译码电路复杂。b.每组的地址区间是确定的、唯一的。特点：2.全译码法：第72页，共80页，2023年，2月20日，星期四

图4.21为全译码的2个例子。前一例采用门电路译码，后例采用3~8译码器译码。3~8译码器有3个控制端：G1，G2A，G2B，只有当G1=1，G2A=0，G2B=0，同时满足时，译码输出才有效。究竟输出(Y0~Y7)中是哪个有效，则由选择输入C、B及A三端状态决定。CBA=000时，Y0有效，CBA=001时，Y1有效，依此类推。单片2764（8K×8位，EPROM）在高位地址A19~A13=0001110时被选中。图4.21全译码法G2AG1G2BY674LS138A16第73页，共80页，2023年，2月20日，星期四a.译码电路较复杂。b.每组的地址区间不唯一，有地址重叠。在译码法中，只对剩余的高位地址线的某几根进行译码，称为部分译码法。特点：3.部分译码法(局部译码法)：第74页，共80页，2023年，2月20日，星期四图4.22所示的电路，采用部分译码对4个2732芯片（4K×8位，EPROM）进行寻址。译码时，未使用高位地址线A19、A18和A15。所以，每个芯片将同时具有23=8个可用且不同的地址范围（即重叠区）。

芯片A19~A15A14~A12A11~A0一个可用地址范围

1××00×000全0~全100000~00FFFH2××00×001全0~全101000~01FFFH3××00×010全0~全102000~02FFFH4