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名词解释“

ASIC(applicationspecificintegratedcircuit)专用集成电路SOC(systemonachip)单片电子系统

EDA（electronicdesignautomation）电子设计自动化HDL（hardwaredescriptionlanguage）硬件描述语言

FPGA（fieldprogrammablegatearray）现场可编程门阵列

CPLD（complexprogrammablelogicdevice）现场可编程规律器件CBIC（cellbasedintegratedcircuits）基于单元的集成电路IP（intellectualproperty）知识产权

RTL（registertransportlevel寄放传输级

PROM(programmablereadonlymemory可编程序的只读存储器PIA(programmableinterconnectarray可编程直线阵LUT（lookuptable查找表

PLD（programmablelogicdevices可编程规律器件填空

1、正确的基于EDA软件的FPGA/CPLD设计流程：原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试。

2、VHDL程序的5个组成部分分别为：实体（Entity）、构造体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）。3、CPLD的可编程是主要基于什么结构：可编程与或阵列。

4、VHDL描述行为的语句中有并行语句和顺序语句之分。只能当顺序语句使用的描述语句有好多，试列举出其中三种：IF语句、CASE语句、FOR循环语句（或：WHILE循环语句、无条件循环LOOP语句）。

5、IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：软IP核（或软核）。

6、VHDL的并行信号赋值语句，除了常见的一般信号赋值语句（如：Ca,y=>b,co=>d,so=>e);u2:h_adderportmap(x=>e,y=>c,co=>f,so=>sum);u3:or2aportmap(x=>d,y=>f,z=>cout);endarchitecturefd1;十进制加法计数器LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10IS

PORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:0UTSTD_LOGIC);ENDENTITYCNT10;

ARCHITECTUREbehavOFCNT10ISBEGIN

PROCESS(CLK,RST,EN)

VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN

IFRST=‘1’THENCQI:=(OTHERS=>‘0’);ELSIFCLK’EVENTANDCLK=‘1’THENIFEN=‘1’THENIFCQI‘0’);ENDIF;ENDIF;ENDIF;

IFCQI=9THENCOUT'0');elsifclk'eventandclk='1'thenif(c=\if(c=\if(c=\endif;

k1q'Z');endcase;endprocess;

endtri_state_body;

signalcontrol:std_logic_vector(1downto