第七章存储器和复杂可编程器件详解

第七章存储器和复杂可编程器件详解演示文稿当前1页，总共50页。优选第七章存储器和复杂可编程器件当前2页，总共50页。概述半导体存储器能存放大量二值信息的半导体器件。存储器的主要性能指标:存取时间多长——存储速度存储数据量多大——存储容量

可编程逻辑器件是一种通用器件，其逻辑功能是由用户通过对器件的编程来设定的。它具有集成度高、结构灵活、处理速度快、可靠性高等优点。当前3页，总共50页。7.1只读存储器7.1.1ROM的定义与基本结构7.1.2二维译码7.1.3可编程ROM7.1.4集成电路ROM7.1.5ROM的读操作与定时图7.1.6ROM应用举例当前4页，总共50页。存储器

RAM(Random-AccessMemory)

ROM(Read-OnlyMemory)RAM(随机存取存储器):

在运行状态可以随时进行读或写操作。存储的数据必须有电源供应才能保存,一旦掉电,数据全部丢失。ROM(只读存储器)：在正常工作状态只能读出信息。断电后信息不会丢失，常用于存放固定信息（如程序、常数等）。固定ROM

可编程ROM

PROM

EPROM

E2PROM

SRAM

(StaticRAM)：静态RAMDRAM

(DynamicRAM)：动态RAM1.存储器的分类当前5页，总共50页。2.几个基本概念存储容量：存储二值信息的总量。字数：字的总量。字长（位数）：表示一个信息二进制码的位数称为一个字，字的位数称为字长。存储容量M＝字数×位数地址：每个字的编号。字数=2n（n为存储器外部地址线的线数）当前6页，总共50页。

只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器(Read-OnlyMemory)。ROM的分类:按写入情况划分

固定ROM可编程ROMPROM

EPROM

E2PROM

按存贮单元中器件划分

二极管ROM三极管ROMMOS管ROM7.1.1ROM的定义与基本结构当前7页，总共50页。存储矩阵7.1.1ROM的定义与基本结构数据输出

控制信号输入

输出控制电路

地址译码器地址输入地址译码器存储矩阵

输出控制电路当前8页，总共50页。1）ROM（二极管PROM）结构示意图存储矩阵位线字线输出控制电路M=44地址译码器当前9页，总共50页。字线与位线的每个交点都是一个存储单元。交点处有二极管相当存1，无二极管相当存0。当OE=1时:输出为高阻状态。000101111101111010001101地址A1

A0

D3

D2

D1

D0

内容当OE=0时:当前10页，总共50页。字线存储矩阵位线字线与位线的每个交点都是一个存储单元。交点处有MOS管相当存0，无MOS管相当存1。7.1.2二维译码思考题：该存储器的容量是多少?当前11页，总共50页。7.1.3可编程ROM256个存储单元排成1616的矩阵：行译码器从16行中选出要读的一行；列译码器再从选中的一行存储单元中选出要读的一列的一个存储单元。如选中的存储单元的MOS管的浮栅注入了电荷，该管截止，读得1；相反读得0。（256

1位EPROM）当前12页，总共50页。7.1.4集成电路ROMAT27C010128K×8位ROM

编程选通信号输出使能控制片选信号当前13页，总共50页。

工作模式A16~A0

VPP

D7~D0

读00XAi

X数据输出输出无效X1XXX高阻等待1XXAi

X高阻快速编程010Ai

VPP

数据输入编程校验001Ai

VPP

数据输出当前14页，总共50页。7.1.5ROM的读操作和定时图（2）加入有效的片选信号（3）使输出使能信号有效，经过一定延时后，有效数据出现在数据线上；

（4）让片选信号或输出使能信号无效，经过一定延时后数据线呈高阻态，本次读出结束。

（1）欲读取单元的地址加到存储器的地址输入端；当前15页，总共50页。（1）用于存储固定的专用程序（2）利用ROM可实现查表或码制变换等功能

查表功能——查某个角度的三角函数。

把变量值（角度）作为地址码，其对应的函数值作为存放在该地址内的数据，这称为“造表”。使用时，根据输入的地址(角度)，就可在输出端得到所需的函数值，这就称为“查表”。

码制变换——把欲变换的编码作为地址，把最终的目的编码作为相应存储单元中的内容即可。7.1.6ROM应用举例当前16页，总共50页。C

I3I2I1I0

二进制码

O3O2O1O0

格雷码

C

I3I2I1I0

格雷码

O3O2O1O0

二进制码

0

0000

0000

1

0000

0000

0

0001

0001

1

0001

0001

0

0010

0011

1

0010

0011

0

0011

0010

1

0011

0010

0

0100

0110

1

0100

0111

0

0101

0111

1

0101

0110

0

0110

0101

1

0110

0100

0

0111

0100

1

0111

0101

0

1000

1100

1

1000

1111

0

1001

1101

1

1001

1110

0

1010

1111

1

1010

1100

0

1011

1110

1

1011

1101

0

1100

1010

1

1100

1000

0

1101

1011

1

1101

1001

0

1110

1001

1

1110

1011

0

1111

1000

1

1111

1010

用ROM实现二进制码与格雷码相互转换的电路当前17页，总共50页。C

(A4)

I3I2I1I0

(A3A2A1A0)

二进制码

O3O2O1O0

(D3D2D1D0)

格雷码

C

(A4)

I3I2I1I0

(A3A2A1A0)格雷码

O3O2O1O0

(D3D2D1D0)

二进制码

0

0000

0000

1

0000

0000

0

0001

0001

1

0001

0001

0

0010

0011

1

0010

0011

0

0011

0010

1

0011

0010

0

0100

0110

1

0100

0111

0

0101

0111

1

0101

0110

0

0110

0101

1

0110

0100

0

0111

0100

1

0111

0101

0

1000

1100

1

1000

1111

0

1001

1101

1

1001

1110

0

1010

1111

1

1010

1100

0

1011

1110

1

1011

1101

0

1100

1010

1

1100

1000

0

1101

1011

1

1101

1001

0

1110

1001

1

1110

1011

0

1111

1000

1

1111

1010

C=A4

I3I2I1I0=A3A2A1A0

O3O2O1O0=D3D2D1D0

当前18页，总共50页。用ROM实现二进制码与格雷码相互转换的电路

当前19页，总共50页。

存储器的字长与数据结构课程所讲的字长完全一样吗？

讨论：当前20页，总共50页。7.1.1(2)7.1.2(1)作业：当前21页，总共50页。7.2随机存取存储器7.2.1静态随机存取存储器7.2.2同步静态随机存取存储器7.2.4存储器容量的扩展

7.2.3动态随机存取存储器

当前22页，总共50页。7.2.1静态随机存取存储器(SRAM)1.SRAM的基本结构CE

OE

WE

=1XX高阻CE

OE

WE

=00X输入CE

OE

WE

=010输出CE

OE

WE

=011高阻当前23页，总共50页。SRAM的工作模式

工作模式

CE

WE

OE

I/O

0~I/O

m-1

保持(微功耗)

1

X

X

高阻

读

0

1

0

数据输出

写

0

0

X

数据输入

输出无效

0

1

1

高阻

当前24页，总共50页。2.SRAM存储单元静态SRAM(StaticRAM)双稳态存储单元电路列存储单元公用的门控制管，与读写控制电路相接Yj＝1时导通本单元门控制管:控制触发器与位线的接通。Xi=1时导通来自列地址译码器的输出来自行地址译码器的输出当前25页，总共50页。T5、T6导通

T7

、T8均导通Xi=1Yj=1触发器的输出与数据线接通，该单元通过数据线读取数据。触发器与位线接通当前26页，总共50页。（a）（b）

3.SRAM的读写操作及时序图读操作时序图当前27页，总共50页。3.SRAM的读写操作及时序图写操作时序图当前28页，总共50页。7.2.2同步静态随机存取存储器（SSRAM）SSRAM是一种高速RAM。与SRAM不同,SSRAM的读写操作是在时钟脉冲节拍控制下完成的。当前29页，总共50页。寄存地址线上的地址寄存要写入的数据ADV=0:普通模式读写ADV=1:丛发模式读写

=0:写操作

=1:读操作

寄存各种使能控制信号，生成最终的内部读写控制信号；2位二进制计数器,处理A1A0当前30页，总共50页。ADV=0:普通模式读写片选无效=0:写操作WE

=1:读操作WE

普通模式读写模式:在每个时钟有效沿锁存输入信号,在一个时钟周期内,由内部电路完成数据的读(写)操作。读A1地址单元数据I/O输出A1数据;开始读A2数据I/O输出A2数据;开始读A3数据I/O输出A6数据;开始读A7数据开始读A4地址单元数据I/O输入A5数据;开始写A6数据I/O输出A4数据;开始写A5数据,当前31页，总共50页。读A2地址单元数据丛发模式读A2+1中的数据丛发模式读A2+2中的数据丛发模式读A2+3中的数据丛发模式重新读A2中的数据

ADV=1:丛发模式读写丛发模式读写模式：在有新地址输入后,自动产生后续地址进行读写操作,地址总线让出。读A1地址单元数据丛发模式读A1+1中的数据丛发模式读A1+2中的数据当前32页，总共50页。在由SSRAM构成的计算机系统中，由于在时钟有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM的同时，可以处理其他任务，从而提高了整个系统的工作速度。

SSRAM的使用特点：当前33页，总共50页。

1、动态存储单元及基本操作原理

T

存储单元写操作:X=1=0T导通，电容器C与位线B连通输入缓冲器被选通，数据DI经缓冲器和位线写入存储单元如果DI为1，则向电容器充电，C存1;反之电容器放电,C存0。

刷新R行选线X读/写输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B7.2.3动态随机存取存储器C当前34页，总共50页。读操作:X=1=1T导通，电容器C与位线B连通输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出。

T

刷新R行选线X输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B每次读出后，必须及时对读出单元刷新，即此时刷新控制R也为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。思考题：RAM属于PLD吗？

当前35页，总共50页。7.2.4存储容量的扩展

位扩展可以利用芯片的并联方式实现。···CE┇A11

A0

···WE

D0D1

D2

D3

WE

CEA0

A11

4K×4位I/O0I/O1I/O2I/O3

D12D13D14D15

CEA0

A11

4K×4位I/O0I/O1I/O2I/O3

WE

1.字长（位数）的扩展——用4KX4位的芯片组成4K×16位的存储系统。当前36页，总共50页。2.字数的扩展—用8KX8位的芯片组成32KX8位的存储系统。RAMD0D7A0A12CE芯片数=4RAMD0D7A0A12CERAMD0D7A0A12CERAMD0D7A0A12CE系统地址线数=15系统:A0~A14

A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12

当前37页，总共50页。32K×8位存储器系统的地址分配表各RAM芯片译码器有效输出端扩展的地址输入端A14A13

8K×8位RAM芯片地址输入端

A12A11A10A9A8A7A6A5A4A3A2A1A0

对应的十六进制地址码

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH当前38页，总共50页。字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。—当前39页，总共50页。

你接触过哪些类型的存储器？对其原理与使用方法有何体会？

讨论：当前40页，总共50页。7.2.47.2.5作业：当前41页，总共50页。7.3 复杂可编程逻辑器件7.3.1CPLD的结构

7.3.2CPLD编程简介

当前42页，总共50页。7.3 复杂可编程逻辑器件(CPLD)每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件;与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元;当前43页，总共50页。7.3.1CPLD的结构更多乘积项、更多宏单元、更多的输入信号。当前44页，总共50页。通用的CPLD器件逻辑块的结构

内部

可编

程连

线区

n

宏单元

1

宏单元

2

宏单元

3