中职 数字电路第5章 时序逻辑电路电子课件

第5章时序逻辑电路5.1概述5.2时序逻辑电路的分析5.3计数器（Counter）

5.4寄存器（Register）

5.1概述5.1.1时序逻辑电路的概念。时序逻辑电路，是指任一时刻电路的输出不仅与该时刻的输入有关系，而且与电路原来的状态有关（即与电路以前的输入信号有关）。这也是时序逻辑电路区别于组合逻辑电路的最大特点。

时序逻辑电路主要有两部分组成：组合逻辑电路部分和存储电路部分。其中：

X（x1，x2，…xi）为外部输入信号；

Z（z1，z2，…zj）为输出信号；

W（w1，w2，…wk）为存储电路输入信号，同时是组合逻辑电路的部分输出信号；

Y（y1，y2，…yl）为存储电路的输出信号，同时是组合逻辑电路的部分输入信号。5.1.2时序逻辑电路的功能描述方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。1、逻辑表达式

由以上关系式知：

tn+1时刻的输出Z(tn+1)由该时刻电路的输入X(tn+1)和存储电路的状态Y（tn+1）决定；

Y(tn+1)由tn时刻存储电路的输入W(tn)和存储电路的状态Y(tn)决定；所以，Z(tn+1)取决于X(tn+1)、W(tn)、Y(tn)。这一点充分体现了时序逻辑电路区别于组合逻辑电路的显著特点。不是任何一个时序逻辑电路都具有上图所示的完整电路形式：或没有组合逻辑电路部分，或没有输入变量。但具备了时序逻辑电路的基本特点，就属于该类电路的范畴。2．特性表状态表是反映时序电路输出Y(tn)、次态Q(tn+1)和输入X(tn)、现态Q(tn)间对应取值关系的表格。3．状态转移图状态转移图是反映时序电路状态转换规律及相应输入、输出取值情况的几何图形。4．时序图时序图即工作波形图，它形象的表达了输入信号、输出信号、电路状态等信息在时间上的对应关系。5.1.3时序逻辑电路的分类1、根据时钟分类：时序逻辑电路分为同步时序逻辑电路（SynchronousSequentiallogiccircuit）和异步时序逻辑电路（AsynchronousSequentiallogiccircuit）两类。同步时序逻辑电路中，所有触发器的时钟脉冲信号输入端连在一起，在同一个时钟脉冲信号CP作用下，满足翻转条件触发器的状态同步翻转。即触发器状态的更新和时钟脉冲信号CP同步。异步时序逻辑电路中，时钟脉冲信号只能触发部分触发器，其余触发器由电路内部信号触发。因此，具备翻转条件的触发器状态的翻转有先后顺序，并不都与时钟脉冲信号CP同步。5.1.3时序逻辑电路的分类2．根据输出分类可分为米里型时序电路和摩尔型时序电路。米里型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。摩尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。5.2时序逻辑电路的分析5.2.1同步时序逻辑电路的分析及举例1、同步时序电路的分析方法

1）.写出各类方程式（组），主要包括以下三种方程。

a．驱动方程；b．状态方程；c．输出方程。2）.列状态转换真值表，画状态转换图。3）.检查电路自启动能力。4）.画出电路时序图。5）.电路逻辑功能的分析确定。在获得相应方程后，电路逻辑功能已经较为全面的表示出来。但为突出电路特点，使获得的结果形象直观，往往将它转换成图表的形式。在描述电路功能方面，效果是一样的，应根据具体问题进行取舍。【例5.1】试分析下图所示时序逻辑电路。解根据该电路CP时钟脉冲信号的连接方式可知，这是一个同步时序逻辑电路。首先求出各类方程。

驱动方程：

状态方程：由JK触发器的特征方程可知，

输出方程：列出状态转换真值表，画出状态转换图。电路状态转换图如下。圆圈中的表示电路的状态，X/Y表示此时电路的输入/输出状态。由于该电路没有输入信号X，所以斜线左侧数值空缺。

计数脉冲CP电路现态电路次态输出Y10001020110031000111001检查电路自启动能力。由电路知，该电路存储电路有两位触发器组成，所以该电路的工作状态数有22=4个。该电路在CP脉冲的作用下，状态在00→01→10→00之间循环，共有三个状态，称其为该电路的有效状态；另外一个状态11称为无效状态。对于该电路，如果电路进入11状态，在CP脉冲信号的作用下，可以通过00状态而重新进入有效状态，所以该电路具备自启动能力。画出电路时序图。设电路的初始状态为，各触发器及电路输出状态的变化如下。分析确定电路的逻辑功能。观察电路的状态转换真值表和状态转换图，电路具有三个有效状态，且在10→00时，输出一个进位信号1。所以这是一个可以自启动的同步三进制计数器电路。【例5.2】试分析下图所示时序逻辑电路。解由电路知，这是一个同步时序逻辑电路。先求出各类方程。驱动方程：

状态方程：

输出方程：列出状态转换真值表。

当输入变量X=0时：计数脉冲CP电路现态电路次态输出Y1000001020010110301110104101111051110001010011010010101100001当输入变量X=1时：计数脉冲CP电路现态电路次态输出Y100000102001010030100110401110005100101061011100711000011100001画出电路状态转换图如下

检查电路自启动能力。由以上分析，在输入X=0和X=1的情况下，电路均具有自启动能力。画出电路时序图。设电路的初始状态为，输入信号X的波形如下，画出各触发器及电路输出状态的变化如下图所示。分析确定电路的逻辑功能。X=0时，该电路为具有自启动能力的同步四进制计数器电路；X=1时，该电路为具有自启动能力的同步七进制计数器电路。5.2.2异步时序逻辑电路的分析方法及举例【例5.3】试分析下图所示时序逻辑电路。解由图知，触发器FF1的CP时钟脉冲信号并不是取自外加CP信号，而是将前级FF0的输出信号Q作为它的时钟脉冲信号。所以，这是一个异步时序逻辑电路。分析异步时序逻辑电路，在列方程时，要将触发器的时钟方程考虑在内。注意各触发器的CP端是否有CP时钟信号所需要的跳变沿，只有当跳变沿到达时，相应的触发器才能翻转，否则触发器将保持原状态不变。求出各类方程。时钟方程：驱动方程：状态方程：列出状态转换真值表。电路现态电路次态对应CP状态CP2CP1CP0000001↓↑↓001010↓↓↓010011↓↑↓011100↓↓↓100000↓→↓101010↓↓↓110010↓↓↓111000↓↓↓电路状态转换图如下检查电路自启动能力。经检查，任一无效状态，在CP脉冲作用下，均可以返回到有效状态中，所以该电路能够自启动。画出电路时序图。设电路的初始状态为，电路时序图如下：分析确定电路的逻辑功能。根据电路状态转换真值表，可以确定这是一个具有自启动能力的异步五进制计数器。5.3.2同步计数器及应用1.同步二进制加法计数器4位同步二进制加法计数器，由JK触发器组成、下降沿触发。

4位同步二进制加法计数器分析a.写方程式

驱动方程：

状态方程：

输出方程：

b.列状态转换真值表CP现态次态CO10000000102000100100300100011040011010005010001010601010110070110011108011110000910001001010100110100111010101101210111100013110011010141101111001511101111016111100001根据状态转换表，画出状态转换图。

c.检查电路自启动能力。经检查，该电路具备自启动能力。d.画出电路时序图。根据状态转换图，做出时序图如下。e.电路逻辑功能说明。根据以上分析知，该电路在第十六个CP计数脉冲信号作用下返回初始0000状态，且输出端CO输出一个进位信号。因此该电路为十六进制计数器。2.同步二进制减法计数器将上图所示二进制加法计数器的输出由Q端改为端，即组成同步二进制减法计数器。4位同步二进制减法计数器级间连接关系见下表。触发器触发器翻转条件J、K端的逻辑关系

FF0每输入一个脉冲翻转一次

J0=K0=1FF1Q0=1FF2Q0=Q1=0FF3Q0=Q1=Q2=03、集成同步二进制计数器74LS161为同步置数控制端，为异步置0控制端，CTP和CTT为计数控制端，D3～D0为并行数据输入端，Q3～Q0为并行输出端，CO为进位输出端。74LS161功能表74LS161的主要功能：a.异步置0功能b.同步并行置数功能c.计数功能d.保持功能输入变量输出变量说明CTPCTTCPD3D2D1D0Q3Q2Q1Q0CO0××××××××00000异步置010××↑d3d2d1d0d3d2d1d0CO1CO1=CTT

Q3

Q2Q1

Q0

1111↑××××计数CO2CO2=Q3

Q2Q1

Q0

110××××××保持CO3CO3=CTTQ3

Q2

Q1

Q0

11×0×××××保持0

4、N进制计数器1反馈归零法获得N进制计数器利用已有计数器（M进制）的置0功能可构成N（N<M）进制计数器。集成计数器的置0方式有异步和同步两种。利用异步置0端获得N进制计数器时，应在输入第N个计数脉冲信号CP后，通过控制电路产生一个置0信号加到异步置0端，使计数器置0，以实现N进制计数。

2、预置数法（同步置0法）：同步置0端获得置0信号后，计数器并不立刻置0，只是为置0提供了必要条件，在下一个计数脉冲信号CP的作用下，计数器才被置0。因此，利用同步置0端获得N进制计数器时，应在输入第N－1个计数脉冲CP时，同步置0端获得置0信号，为使输入第N个计数脉冲CP时计数器置0做准备。

利用反馈归零法获得N进制计数器的具体步骤为：用S1，S2，…，SN表示输入l，2，…，N个计数脉冲信号CP时计数器的状态。（1）写出拟构成计数器相应状态的二进制代码。以构成十二进制计数器为例，利用异步置0端获得十二进制计数器时，SN=S12=1100；利用同步置0端获得十二进制计数器时，SN－1=S11=1011。（2）写出反馈归零函数。即根据SN或SN－1写出异步或同步置0端的输入逻辑表达式。（3）作图。根据反馈归零函数表达式，画出电路连线图。

5.3.3异步计数器及应用1.异步二进制计数器（1）异步二进制加法计数器

计数器开始计数之前，通过异步置0端上的负脉冲，使各触发器置0，即=0000。在计数过程中，为高电平。输入第一个计数脉冲信号CP时，触发器FF0由0翻转到1，Q0输出产生正跳变，不满足FF1的翻转条件，FF1保持0状态不变。此时，计数器的状态为=0001。输入第二个计数脉冲时，FF0再次由1翻转到0，Q0输出产生负跳变，FF1由0翻到1，Q1输出产生正跳变。此刻，FF2保持0态不变。计数器的状态为=0010。连续输入计数脉冲信号CP时，根据上述计数规律，只要低位触发器由1翻到0，相邻高位触发器的状态便改变。

4位异步二进制加法计数器状态转换表

计数顺序计数器状态Q3Q2Q1Q0000001000120010300114010050101601107011181000910011010101110111211001311011411101511111600004位异步二进制加法计数器时序图如下

输入第16个CP时，计数器返回到初始状态，从输入第17个CP开始，计数器又开始新的计数循环。即这是一个十六进制计数器。由该图知：输入的计数脉冲每经过一级触发器，周期增加一倍，即频率降低一半。因此，一位二进制计数器是一个2分频器，依次类推，该计数器是一个16分频器。（2）异步二进制减法计数器

JK触发器组成的4位异步二进制减法计数器如下：电路在进行减法计数前，通过端的负脉冲，使计数器处于

=0000的状态。在计数过程中，为高电平。在CP端输入第一个减法计数脉冲时，FF0由0翻到1，输出一个负跳变脉冲，使FF1由0翻到1。输出负跳变信号，使FF2也由0翻到1。同理FF3也依次由0翻到1，使计数器状态变化为=1111。第二个减法计数脉冲输入时，计数器的状态变为=1110。

4位异步二进制减法计数器状态转换表

计数顺序计数器状态Q3Q2Q1Q0000001111121110311014110051011610107100181000901111001101101011201001300111400101500011600004位异步二进制减法计数器时序图如下：

2．集成异步计数器上面一行为集成异步二—五—十进制计数器74LS290的电路结构框图（未画出置0和置9输入端）和逻辑功能示意图，图中R0A和R0B为置0输入端，S9A和S9B为置9输入端。下面表为该电路的逻辑符号与外引线功能图。74LS290功能表如下74LS290主要功能如下：(1)异步置0功能。R0=R0A·R0B=1、S9=S9A·S9B=0时，计数器置0，即=0000。(2)异步置9功能。R0=R0A·R0B=0、S9=S9A·S9B=1时，计数器置9，即=1001。(3)计数功能。R0A·R0B=0、S9A·S9B=0时，计数器处于计数工作状态，分为下面四种情况。①计数脉冲由CP0端输入、Q0输出，构成一位二进制计数器。②计数脉冲由CP1端输入、输出，构成异步五进制计数器。③将Q0与CP1相连，计数脉冲由CP0端输入，输出，构成8421BCD码异步十进制计数器。④将Q3与CP0相连，计数脉冲由CP1端输入，从高位到低位输出为，构成5421BCD码异步十进制加法计数器。输入变量输出变量说明R0A·R0B

S9A·S9B

CPQ3Q2Q1Q010×0000置001×1001置900↓计数5.3.4计数器的级联一片74LS161可构成从二进制到十六进制之间任意进制的计数器。利用两片74LS161，就可构成从二进制到二百五十六进制之间任意进制的计数器。依次类推，可根据计数需要选取芯片数量。单片中规模计数器的计数范围总是有限的，当计数范围超过单片计数器时，可用计数器的级联来实现。计数器的级联的方法有两种：1．同步级联外加时钟同时接到各片计数器的时钟输入，使各级计数器同步工作。前一级的进位CO控制后一级的计数控制输入CT(只有前一级的进位有效时才允许后一级计数)。应该注意：CTT、CTP是有区别的，CTT控制进位CO，CTP与进位CO没有关系。如：由两片74LS163级联可构成模256计数器。图5.2774LS163构成模256计数器CTPQDQCQBQACTTCOLDCRDCCBACTPQDQCQBQACTTCOLDCRDCCBA74LS16311CP74LS1632．异步级联前一级计数器的进位输出作为后一级计数器的时钟信号（只有前一级的进位输出形成后一级的有效时钟沿时，后一级才允许计数），使各级计数器异步工作。如：由两片74LS90级联可构成模100计数器。

5.4寄存器（Register）

5.4.1基本寄存器

下图是D触发器组成的4位数码寄存器。图中为置0输入端，～为并行数码输入端，～为并行数码输出端。

4位寄存器74LS75

5.4.2移位寄存器(shiftregister)1.单向移位寄存器

下图为D触发器组成的4位同步右移移位寄存器。数码由FF0的DI端串行输入。设串行输入数码DI=1001。利用各触发器的复位端将FF3～FF0置为0状态。按照由高到低的顺序输入数码DI。输入第一个数码1时，D0=DI=1、D1=Q0=0、D2=Q1=0、D3=Q2=0，在第1个移位脉冲信号CP上升沿到来时，由0状态变为1状态，第一位数码1存入；同时D1=Q0=0移入中，依次类推，各触发器中原存储的数码均依次右移一位。这时，寄存器的状态为=0001。

输入第二个数码0时，在第二个移位脉冲信号CP上升沿到来时，第二个数码0存入FF0，Q0=0。FF0中原来的数码1移入FF1中，Q1=1，同理Q2=Q3=0，移位寄存器中的数码又依次右移一位。这样，在4个移位脉冲的作用下，输入的四位串行数码1001全部存入寄存器中。2．双向移位寄存器4位双向移位寄存器74LS194

为置零端，～为并行数码输入端，～为并行数码输出端；DSR为右移串行数码输入端，DSL为左移串行数码输入端；M1和M0为工作方式控制端。74LS194功能表输入变量输出变量说明M1M0CPDSLDSRD0D1D2D3Q0Q1Q2Q30×××××××××0000置01××0××××××保持111↑××d0d1d2d3d0d1d2d3并行置数101↑×1××××1Q0Q1Q2右移输入1101↑×0××××0Q0Q1Q2右移输入0110↑1×××××Q1Q2Q31左移输入1110↑0×××××Q1Q2Q30左移输入0100×××××××保持74LS194功能分析（1）置0功能。=0时，寄存器置0。Q3～Q0均为0状态。（2）保持功能。=1且CP=0；或=1且M1M0=00时，寄存器保持原态不变。（3）并行置数功能。=1且M1M0=11时，在CP上升沿作用下，D3～D0

端输入的数码d3～d0并行送入寄存器，是同步并行置数。（