设计示例1存储器设计

例1存器模块定义：存储器用于存放CPU运的程序指令和数据等，采用单端口存储器设计，设计最大为个存储单元，每个存储单数据宽度为32bit下图为指令存储器的模块框图。ExtMemExtMem_RD

ExtMem_Din图模框图2结框图：3接说明：表1：存储接口信号说明表序号

接口信号名称Addr[5:0]RDnDin[31:0]VccGnd

方向（I/O）IIIIIIO

说明存储器工作时钟为50Mhz存储器片选信号，低有效存储器地址线存储器写信号，低有效存储器读信号，低有效存储器输入数据线存储器输出数据线电源地线

备注最大64个元4时说明：ExtMem_CSExtMem_WRExtMem_Din

ValidValid图存器接口读时序框图

ExtMem_CLKExtMem_CSExtMem_RDExtMem_AdrExtMem_CLKExtMem_CSExtMem_RDExtMem_AdrExtMem_DinExtMem_Dout

图存器接口写时序框图图4存器接口读写时序框图

ValidValid5设电路源代码Meminputinputinput[5:0]inputWRn,inputinput[31:0]Din,output[31:0]);reg[31:0][0:63];储器写操作always@(beginif(~CSn&~WRn)Memory[Addr]<=Din;储器读操作方式1always@(CLK)

beginif(~CSn&)Dout<=Memory[Addr];储器读操作方式2always@(*)beginif(~CSn&)Dout<=Memory[Addr];endmodule问题讨论：//------方式1与式的区别？//------公的FPGA片，使用其内部存储器必须采用方式1计//------xilinx公司的FPGA芯，使用其内部存储器可以采用方式1方式2计6指存储器初始化值设计在仿真环境下，在设计电路中添加如下初始化存储器值电路：beginMemory[6'h0]<=32'h10;Memory[1]=32'h11;Memory[2]=32'h12;Memory[63]=32'h63;问题讨论：在硬件设计实现方式下，如何给存储器赋初值？7设电路仿真所设计的存储器模块电路，采用仿器工具进行了设计仿真验证，如图5示。验证结果表明存储器功能以及接口时序完全正确。附件1是真激励源代码。图5存器电路读写仿真波形图8存问题及解决方式方法，设计讨论等

XXXXXXXXXYYYYZZZZZZZZZZZ

附件：//----------------------------------------------------------////Desc://----------------------------------------------------------////moduleMem_testbench();//---试信号定义regfpga_clk,mem_cs,mem_wr,men_rd;reg[5:0]reg[31:0]mem_din;wire[31:0]//---储器模块实例化调用Memmem_inst(.CLK(fpga_clk),.WRn(mem_wr),.Din(mem_din),);//-------------------------------alwaysfpga_clk<=~fpga_clk;initialbegin#0fpga_clk=1'h0;mem_cs=1'h1;mem_wr=1'h1;mem_din=32'h00;endinitialbegin

#510mem_cs=1'h0;mem_wr=1'h0;mem_din=32'h01;#100#100mem_cs=1'h1;mem_wr=1'h1;#100#100mem_cs=1'h0;mem_wr=1'h0;#100mem_cs=1'h1;mem_wr=1'h1;

mem_din=32'h02;mem_din=32'h03;#200mem_cs=1'h0;mem_addr=6'h02;#100#100mem_cs=1'h1;men_rd=1'h1;#200mem_cs=1'h0;#200