基于全桥的正弦逆变控制器(完整资料)

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基于全桥的正弦逆变控制器(完整资料）(可以直接使用，可编辑优秀版资料，欢迎下载）摘要本文将介绍一个全桥逆变器，其基本电路结构是由四个N沟道的ＭＯS管和专门的MOＳ管驱动芯片IR2１１０组成的全桥电路。由于H桥电路属于高压大电流所以本文通过光耦实现对控制电路的隔离。通过单片机产生的PWＭ开关信号来控制Ｈ桥的上管,产生的SPWM调制信号来控制H桥的下管，然后通过ＬC滤波来实现ＤC到AC的转化。为了有稳定的正弦波输出本文还采用了电压反馈。关键词:LNＫ304、SPＷM、死区、浮地、ＤC—ＤＣ转化芯片。一、引言逆变器（inｖｅrter)是把直流电能（电池、蓄电瓶）转变成交流电（一般为２20ｖ5０HＺ正弦或方波).应急电源，一般是把直流电瓶逆变成２20V交流的.通俗的讲,逆变器是一种将直流电（DC）转化为交流电(AC）的装置。它由逆变桥、控制逻辑和滤波电路组成。广泛适用于空调、家庭影院、电动砂轮、电动工具、缝纫机、DVD、VＣD、电脑、电视、洗衣机、抽油烟机、冰箱，录像机、按摩器、风扇、照明等。不过本文设计的是２４Ｖ交流输出的逆变器。二、项目背景及意义生活中我们通常用到的用电设备都是由24V交流电源供电，况且电网只能提供２2０V的交流电，这时我们就需要由逆变器吧各种直流电源逆变为２4V交流电源,为用电器供电，对于这个移动的社会在移动的状态中，人们不但需要由电池或电瓶供给的低压直流电，同时更需要我们在日常环境中不可或缺的24伏交流电，逆变器就可以满足我们的这种需求。三、任务要求（1)在交流供电U1=36ＶＡC和直流供电U1=36VＤＣ两种情况下，保证输出电压Ｕ2=24VAＣ,且保证其频率为50±1Hｚ，额定输出电流1A；(2）交流供电时，电源达到以下要求:1）电压调整率：满载条件下，U1从２9VAＣ增加至４3VAC,Ｕ２变化不超过5%；2)负载调整率：Ｕ1=36VＡC、Ｕ２=2４VAC，从空载到满载,U2变化不超过５％；具有输出短路保护功能。满载条件下，输出为正弦波,失真度不大于５％。逆变器设计的总体框架图：图一：总体框架图四、逆变硬件电路的设计（1)H桥半桥逆变功率转换主电路与全桥电路的区别就是,用另外两只电容代替两个同样的开关管,即由2只开关管和电容组成逆变开关电路。从电路图上可以很方便的看出一点明显的区别，就是开关管的数量不同.半桥式电路的开关管数量少，成本也就相应的低。全桥式电路有4只开关管，需要两组相位相反的驱动脉冲分别控制两对开关管，那就难免导致驱动电路的复杂。半桥式电路由于只有两只管子，没有同时通断地问题,且其抗不平衡能力强,也就是说对duty的要求不是很高，所以驱动电路相对于全桥就简单很多。半桥和全桥电路的适用场合也不相同。半桥式电路变压器原边电压为±1/2Vｄc,而全桥式电路变压器原边电压为±Vdc。Ｐ=V原边*I输入，要想输出相同的功率,半桥式电路的输入电流就要是全桥式电路的2倍;换句话说,如果他们的开关电流一样，电源输入电压也相等,半桥式的输出功率将是全桥式的一半.因此，半桥式电路不适用于大功率的逆变电路。而且，由于其输入电压电流的不同,变压器的设计上也存在一定的区别,半桥式电路变压器原边线径要粗一些，全桥式电路的原边线圈匝数则要相对多一些.但由于考虑到半桥电路是根据2个相同的电容来实现对Vdc的分压，而实际中比较难实现完全相等的分压效果,所以本文还是采用了全桥电路。全桥电路可以采用MOS管、三极管、ＩＧBＴ组成。但是一般采用主要MOＳ管,与三极管相比MOＳ管只需要电压，而三极管必须需要一定的前级电流，这样会导致前级驱动电路的功耗加大,结构也更复杂。而ＭOS管与IGＢT相比则又稍差点,主要是因为IGＢＴ可以输出很大的电流，但是IGＢＴ的价格比较贵，综合考虑本文采用了MOS管。我们知道由MOＳ管组成的全桥电路有两种:四个N沟道的MOSＦET、两个P沟道两个N沟道的ＭＯSFEＴ，具体如下图2,3.图2：4N沟道H桥电路图3：上管P沟道的H桥电路第一种方案它的优点是价格比较便宜，而且N沟道输出的电流比P沟道要大很多。但是从驱动电路来说,相比与上管为P沟道的MOS管要复杂的多，它需要浮地驱动。而上管为P沟道的MOS管只需经过一个三极管就可以了，具体电路如图4.但是由于设计要求需要1A的输出电流，所以本文采用了第一种方案。图4：三极管驱动电路(2)驱动电路由于本文采用了4个N沟道构成的H桥主控电路,所以驱动电路用分立元件搭会比较的复杂所以本文采用了ＩR2110.IR2１１0是IR公司生产的大功率MOSFＥT和IGＢT专用驱动集成电路，可以实现对ＭOSFEＴ和IGＢT的驱动,同时还具有快速完整的短路保护电路。IR21１0的内部结构图如下图5。图5:ＩR2110的内部结构图图中HIN和LＩN为逆变桥中同一桥壁上下两个功率MOS管的驱动脉冲信号输入端。SD为保护信号的输入端,当该脚为高电平时，ＩR2１1０的输出信号全被封锁，其对应的输出端恒为低电平;而当该引脚为低电平时,IＲ2110的输出信号随ＨIN和LIN而变化。在实际电路中，该端接用户保护电路的输出。HO和LO是两路驱动信号的输出端,驱动同一桥壁的MOSＦET，短路保护电路如图6。图6：短路保护电路我们知道四个N沟道组成的H桥电路，需要浮地驱动.下面就介绍下IＲ２1１0的高压侧悬浮驱动的原理.IＲ2１1０用于驱动半桥的电路如图７所示。图中C1、ＶD１分别为自举电容和二极管，C2为ＶＣC的滤波电容。假定在Ｓ1关断期间C1已充到足够的电压（VC1≈VCC）。当HIN为高电平时VM１开通，ＶM2关断，VＣ１加到Ｓ１的门极和发射极之间，C1通过ＶM1,Rg1和S1门极栅极电容Cgｃ１放电，Ｃgc1被充电。此时VC1可等效为一个电压源。当HIN为低电平时,VM2开通，VM1断开，S1栅电荷经Ｒg1、ＶＭ2迅速释放，S１关断。经短暂的死区时间（td)之后，LIN为高电平,S2开通，VCC经VD1，S2给Ｃ1充电,迅速为C１补充能量。如此循环反复。图7:IＲ２11０的浮地驱动自举电容的设计,我们知道MOS管开通时，需要在极短的时间内向门极提供足够的栅电荷。假定在器件开通后，自举电容两端电压比器件充分导通所需要的电压(10V，高压侧锁定电压为8.７／8.3V)要高;再假定在自举电容充电路径上有１.5V的压降(包括VD1的正向压降)；最后假定有1/２的栅电压（栅极门槛电压VTH通常3～５Ｖ）因泄漏电流引起电压降.综合上述条件,此时对应的自举电容可用下式表示：C1=２Qｇ/（VＣＣ－10－１.５）。例如IRF8４０MOSFET来说充分导通时所需要的栅电荷Qg=2．５*1０^4nＣ（可由特性曲线查得）,VCＣ=１5V，那么C1=2×2．5×10^４*1０^-９/(15-10－1。5)＝1。4×１0—6Ｆ可取C１=2。2μＦ或更大一点的,且耐压大于35V的钽电容.我们知道驱动电路一般都处于弱电和强电之间,所以为了提高系统的稳定性和安全性，本文采用了TLP２50（光耦隔离芯片)。图8:光耦隔离(3)辅助电源由于本文需要12V、5Ｖ、—5Ｖ的辅助电源,所以本文采用了ＬinkSwiｔch—ＴＮ系列四端非隔离式、节能型单片开关电源专用IC。它是专门为取代家用电器及工业领域所用小功率线性电源而设计的，不仅去掉笨重的电源变压器,还克服了阻容降压式线性电源负载特性差的缺陷。本文采用了LiｎkSwitch—ＴＮ系列中的LNK3０4专用开关电源IC，其输入电压范围在交流８5～2６５V范围且具有良好的电压调整率和负载调整率。而且从它的PDF文档中也不难看出它可以采用直流输入.图8：LNK的应用电路(4）反馈电路—AＤ736由于任务要求交流供电时，电源达到以下要求：１）电压调整率:满载条件下，Ｕ1从29ＶAC增加至４３VAC，U２变化不超过５%；2)负载调整率：U1=36ＶAC、U2=24VAC,从空载到满载,Ｕ２变化不超过5％；所以本文采用了真有效值转换芯片AD736,AD7３6是经过激光修正的单片精密真有效值ＡＣ／DC转换器.其主要特点是准确度高、灵敏性好（满量程为200mＶRMS)、测量速率快、频率特性好（工作频率范围可达０～460kHz)、输入阻抗高、输出阻抗低、电源范围宽且功耗低最大的电源工作电流为20０μA。用它来测量正弦波电压的综合误差不超过±3%．AＤ736有多种应用电路形式，图9为双电源供电时典型的应用电路.该电路的＋Vs与COＭ、—Vs与ＣOM之间均应并联一只0.１uf的电容以便滤掉该电路中的高频干扰，Ｃc起隔直作用。如果按图中虚线方向将1脚和８脚短接而成Cc失效，则所选择的就是AC+DC方式;如果去掉短路线，即为AC方式。R为限流电阻，D1和Ｄ2为双相限幅二极管,起过压保护作用.图9:ＡD736外围电路逆变软件部分的设计全桥逆变控制方式主要分为双极性控制方式和单极性控制方式。双极性控制是对角的一对开关为同步开关，桥臂上下管之间除死区时间外为互补开关,控制相对简单,但是它的开关损耗高,存在很大的开关谐波,电磁干扰大,而单极性控制可以很好地解决这些问题。全桥逆变器单极性控制仅用一对高频开关，相对于双极性控制具有损耗低、电磁干扰小、无开关频率级谐波等优点，正在取代双极性逆变控制方式。但由于控制环路的延时作用，单极性控制方式的逆变器仍然受一个问题的困扰,即在过零点存在一个明显的振荡。本文采用的是单极性SPWM，我们知道可以用模拟电路构成三角波载波和正弦调制波发生电路,用比较器来确定它们的交点,在交点时刻对功率开关器件的通断进行控制，就可以生成ＳPＷM波形.但这种模拟电路结构复杂,难以实现精确的控制。微机控制技术的发展使得用软件生成的SPWM波形变得比较容易，因此，目前SＰWＭ波形的生成和控制多用微机来实现.本文主要介绍软件生成ＳPＷM波形的几种基本方法。(1）自然采样法按照ＳＰWＭ控制的基本原理,在正弦波和三角波的自然交点时刻控制功率开关器件的通断，这种生成SＰWM波形的方法称为自然采样法.正弦波在不同相位角时其值不同,因而与三角波相交所得到的脉冲宽度也不同。另外,当正弦波频率变化或幅值变化时,各脉冲的宽度也相应变化。要准确生成ＳPWM波形，就应准确地算出正弦波和三角波的交点。图１０：生成SＰWM波形的自然采样法交点Ａ是发出脉冲的时刻ｔA,交点B是结束脉冲的时刻ｔB，t2为脉宽，ｔ１＋t3为脉宽间歇时间，Tc＝t1+t２+t3。为载波周期,M=Uｒm/Utm为调制度，Urｍ为调制波幅值,Utｍ为载波幅值。设Uｔm=1，则Ｕrm=M，正弦调制波为ur=Msｉnω1t,ω1为调制频率,也是逆变器输出频率。由几何相似三角形关系可得脉宽计算式t2=Tc/2［1+M/2（siｎω1tＡ＋sinω1ｔB）]这是一个超越方程,tA、ｔB与载波比Ｎ和调制度Ｍ都有关系，求解困难，并且tl≠t３，计算更增加困难，这种采样法不适宜微机实时控制.规则采样法1自然采样法的主要问题是ＳPＷM波形每个脉冲的起始和终了时刻tA和tB对三角波的中心线不对称，使求解困难.如果设法使SPWM波形的每一个脉冲都与三角载波的中心线对称，于是就可以简化，而且两侧的间隙时间相等，即t1=t3，从而使计算工作量大为减轻。规则采样法有两种，图10为规则采样I法。其特点是：它固定在三角载波每一周期的正峰值时找到正弦调制波上的对应点，即图中Ｄ点,求得电压值Ｕｒd。用此电压值对三角波进行采样，得A、B两点,就认为它们是ＳPWM波形中脉冲的生成时刻，Ａ、B之间就是脉宽时间t2。规则采样I法的计算显然比自然采样法简单，但从图中可以看出，所得的脉冲宽度将明显地偏小,从而造成不小的控制误差。这是由于采样电压水平线与三角载波的交点都处于正弦调制波的同一侧造成的.图11：规则采样法1(３)规则采样2图１1中仍在三角载波的固定时刻找到正弦调制波上的采样电压值,但所取的不是三角载波的正峰值,而是其负峰值，得图中E点，采样电压为Ｕrｅ。在三角载波上由Urｔ水平线截得A、B两点,从而确定了脉宽时间ｔ2。这时，由于A、B两点坐落在正弦调制波的两侧,因此减少了脉宽生成误差，所得的SPＷM波形也就更准确了。规则采样法的实质是用阶梯波来代替正弦波,使算法简化.在规则法中，三角波每个周期的采样时刻都是确定的,不作图就可算出相应时刻的正弦波值。以规则采样Ⅱ法为例，采样时刻的正弦波值依次为Ｍsiｎω1te、Ｍsin(ω1ｔe+Tc）、Msin(ω1te+２Ｔc）…,由几何相似三角形关系可得脉宽计算公式ｔ2=Tc/2（1+Msinω1te）,间歇t1=t３＝1/2（Ｔc-ｔ２）。图12：规则采样法2本文采用的是规则采样法来生成ＳPWM波，下面是程序设计的流程框图。图13：SPWM生成的流程框图电路仿真和结果分析SPWM的生成图14：ＳPWM的仿真图两路互补的PWM波形两路互补的ＳPWＭ波形(2）输出波形空载输出波形带载输出波形附件A逆变电路的原理图附件B逆变的PＣB图数字系统课程设计基于ＦPGＡ的交通控制灯设计姓名:学号:班级：摘要随着社会的发展,城市规模的不断扩大,城市交通成为制约城市发展的一大因素.人口和汽车日益增长，市区交通也日益拥挤，人们的安全问题当然也日益重要。因此，红绿交通信号灯成为交管部门管理交通的重要工具之一。有了交通灯，人们的安全出行也有了很大的保障.自从交通灯诞生以来,其内部的电路控制系统就不断的被改进,设计方法也开始多种多样，从而使交通灯显得更加智能化。尤其是近几年来，随着电子与计算机技术的飞速发展，电子电路分析和设计方法有了很大的改进，电子设计自动化也已经成为现代电子系统中不可或缺的工具和手段,这些都为交通灯控制系统的设计提供了一定的技术基础。本课程设计运用erilｏｇHDL语言描述交通控制器,通过状态机计数法，实现设计所要求的交通灯控制及时间显示，并最后进行了软件实现,达到了系统要求的功能。设计原理1。1设计要求设计一个交通控制器,用ＬED显示灯表示交通状态，并以７段数码显示器显示当前状态剩余秒数主干道绿灯亮时，支干道红灯亮；反之亦然,二者交替允许通行,主干道每次放行3５ｓ，支干道每次放行２５s。每次由绿灯变为红灯的过程中，亮光的黄灯作为过渡，黄灯的时间为5s.能进行特殊状态显示，特殊状态时东西、南北路口均显示红灯状态。用LＥD灯显示倒计时，并且能实现总体清零功能，计数器由初始状态开始计数，对应状态的显示灯亮.能实现特殊状态的功能显示，1.２设计思路和原理本次设计是针对十字路口，进行南北和东西直行情况下交通灯控制。设定东西方向为主干道方向,根据交通灯的亮的规则，在初始状态下四个方向的都为红灯亮启，进入正常工作状态后，当主干道上绿灯亮时，支干道上红灯亮，持续３5Ｓ后,主干道和支干道上的黄灯都亮启,持续５S后，主干道上红灯亮启,支干道上绿灯亮启持续２５Ｓ，之后主干道和支干道上的黄灯都亮启5s，一个循环完成。循环往复的直行这个过程.其过程如下图所示：图1.交通灯点亮时间控制说明1。3实现方法本次采用文本编辑法，即利用VeriloｇHＤL语言描述交通控制器，通过状态机计数法，实现设计所要求的交通灯控制及时间显示。设计中用两组红黄绿LED模拟两个方向上的交通灯,用4个7段数码管分别显示两个方向上的交通灯剩余时间，控制时钟由试验箱上频率信号提供。ＶerilogHＤL程序设计２。1整体设计根据上章设计原理，交通灯控制的关键是各个状态之间的转换和进行适当的时间延时,根据状态机的设计规范，本次设计了三个状态之间的循环转化，其真值表及状态转化图如下所示：图2.交通灯控制状态转化说明：该状态图为交通灯在正常情况下的状态转化图,进入控制后,状态0０时主干道绿灯及支干道红灯亮起,进入状态01后两路黄灯亮起，状态11时主干道红灯及支干道绿灯亮起。进入10状态两路黄灯亮起。结束一个循环,从00状态重新开始循环.为实现控制与显示的功能,需要设计交通灯点亮顺序控制程序，倒数计时程序，七段数码管显示程序，数码管显示扫描程序,其系统结构图如下所示：图3.交通灯控制系统结构图其中rst为复位信号,clk为时钟信号，hold为特殊情况控制信号,输入hold时两个方向红灯无条件亮起。2.2具体设计根据整体设计要求,编写各个功能部分VerilogHDL程序，设置各输入输出变量说明如下clk：为计数时钟;qclk：为扫描显示时钟;en：使能信号，为１的话，则控制器开始工作；ｒｓt：复位信号,为1的话，控制及技术回到初始状态；hoid：特殊情况控制信号，为１的话，则两个方向无条件显示为红灯；ligｈt１：控制主干道方向四盏灯的亮灭;其中，liｇｈt１［０］~light[2]，分别控制主干道方向的绿灯、黄灯和红灯；light2：控制支干道方向四盏灯的亮灭;其中,light2［0］~lｉght2［2］,分别控制支干道方向的绿灯、黄灯和红灯；num1：用于主干道方向灯的时间显示,8位，可驱动两个数码管；ｎuｍ２：用于支干道方向灯的时间显示,8位，可驱动两个数码管;cｏunteｒ：用于数码管的译码输出;st１，st2：数码管扫描信号。输入输出及中间变量设置如下：moduｌetraffic（ｅn，clｋ，qclk,rst,rst1,hold,num1,num2,light1,liｇhｔ2，countｅr，st1，st2）;inpuｔeｎ，ｃｌｋ,ｑclk，rst,hold，rst1;ｏｕｔpuｔst1,sｔ２;oｕｔput［7:0]nｕｍ1，nｕm2；oｕtput［6:0］countｅr;ｏutｐuｔ［2：０]ｌight1,liｇht2;ｒegtiｍ１,tｉｍ2,st１,st2；reg［１:０]ｓtate１,ｓtatｅ２，stｅ；ｒeg[2：0］lｉgｈｔ１，light2;reg[3:0]ｎum；ｒｅg[6:0］counter;reg［７：0]ｎuｍ1，ｎum2;ｒeg［7：0］reｄ1，red2，greｅn1，gｒｅen２，yelｌow1,ｙelｌow2；二极管点亮控制该部分程序的作用是根据计数器的计数值控制发光二极管的亮、灭,以及输出倒计时数值给七段数码管的译码电路。此外,当检测到特殊情况(hｏｌd=‘1’）发生时，无条件点亮红灯的二极管，当检测到复位信号,两个方向计数与控制回复到０0状态。因为主、支干道两个方向二极管点亮的顺序与延迟时间不同，顾编写两个独立的部分来控制，具体程序如下：1)主干道方向ａｌｗays@（posedgeclｋ)begｉniｆ(ｒst)/／复位与特殊情况控制ｂegｉnlｉght1〈＝3’ｂ001；nｕm1〈=green1;enｄelｓeｉf（hold）beginlight１＜=3＇b100;nuｍ1<=ｇreen1;ｅｎdelseif（en）bｅgin//使能有效开始控制计数ｉf（！ｔｉm１）//beｇin//主干道交通灯点亮控制tｉm1〈=1；ｃasｅ(state1)2＇ｂ00：beｇinnuｍ1<＝ｇreｅn1；ligｈt1〈＝３’ｂ００1；state１＜=2’ｂ０１；end2＇ｂ01：begiｎnｕｍ1〈=yelｌow1;light1<=3'b01０;sｔate１〈＝2’b1１；end2'b1１:beginnｕm1〈=red1；liｇht1〈=3'ｂ100;state1＜=2'b1０；eｎd2’b10：beginｎum1<=yelｌｏｗ1；liｇhｔ1〈=3'ｂ010;state1〈=2'b０0;enddefａult：lｉghｔ1＜=3’b100；eｎｄcasｅenｄ2）支干道方向ａlways@（poｓedgeclｋ）beｇｉnif(ｒｓt）//复位与特殊情况控制beｇiｎlight2〈=３'b1００;ｎuｍ2＜=rｅd2；eｎdelseiｆ(hｏｌd）bｅｇｉnliｇhｔ2<＝3'b１０0；nuｍ2<=reｄ2；enｄelｓeif（ｅn）begｉnif（！tim2）ｂegintim2〈=1;ｃase(staｔe1）2＇b00：beginnｕm2〈＝rｅd2；lｉgｈt2〈＝3’b1００；state2〈＝２'b０1;eｎd２’b０1:bｅginｎuｍ2<=yeｌloｗ１；light2〈=3'ｂ０10；ｓtaｔe2〈=2’b11；eｎｄ２＇b11:beｇinnum2〈＝green2;ligｈt2＜＝3'b001；state2〈=２＇b１０;enｄ２＇b1０:ｂeｇinｎum2＜=yellow2；ligｈｔ2〈＝３'b０10;ｓｔatｅ2〈=2’ｂ00；endｄｅfaｕlt：ｌｉghｔ2＜=3'ｂ100;eｎｄcaseeｎd倒数计时该部分程序完成二极管发光时延的计数,并将计数结果送到数码管显示电路,每切换到一个状态，计数器的初值都被重置，以实现不同颜色二极管不同的时延要求。本次设计直接用逻辑运算完成2位十进制数的计数,未采用分位器的设计。因为主、支干道上计数器的结构完全相同,顾只列出一路的程序，其具体程序如下所示：alwaｙs@（ｐoｓedgｅｃlｋ）begｉnelｓｅbｅgiｎ//倒数计时iｆ（num1>0）if（num1［３：０]==0)beｇｉnnum1［3：0］<=4＇b10０１；nuｍ１［７：4]＜=nｕm1［7:4]－1；endelsｅｎum1［３:0］＜=nｕｍ1[3：0］－１；if（nｕm1=＝1)tｉｍ１<=0;enｄenｄeｌsebegｉnｌight1＜=3’b010;nｕm1=2'b00;ｔiｍ1〈=0；endｅnd数码管的译码及扫描显示该段程序主要完成4个７段数码管的译码显示及扫描，使系统能正常显示主、支干道两个方向上的剩余时间。译码的时钟频率要低，为Ｈz级。扫描的时钟频率要高,最低不得小于人眼分辨频率50Ｈz,具体程序如下所示：alwａｙｓ＠(posedgeqclk)begin／/数码管扫描if（rｓt1)bｅginst１=0；sｔ2=0；endelsebeｇincase(｛st2,st1})２＇ｂ00：beginｎuｍ<=num1［３：0];｛st2,st1｝〈=2＇ｂ01；end2'b01：begiｎｎｕｍ<=nｕm1[7:4]；{st2,ｓｔ1｝＜=2'b１0；ｅnd2’ｂ10:bｅginnum＜=num２[3：０］;｛ｓt２，ｓt1｝〈=2’ｂ11;ｅnd２＇ｂ11：beｇinｎum<=ｎum2[7:４］；{ｓt２，st1｝〈=2'b0０；ｅnｄenｄcaｓeendenｄalways@（poseｄgeqclk)ｂｅgｉn//数码管译码显示case（ｎum）4＇b０0０0:couｎter〈=７’b0111１1１；/／0４＇ｂ0001:countｅr〈＝７'b0０0011０;/／14＇b0010：coｕnter<=７’ｂ1０1101１；/／24’ｂ001１：counｔｅr<=7'b１00１１１1;//３4＇ｂ0１0０：cｏunter〈=7’b11０0110；／/４４＇b0101：ｃouｎteｒ〈＝7'ｂ1101１01;//5４’b0110：cｏｕnter＜=７'b1111１0１;／/64’ｂ0１1１：coｕnteｒ＜=7＇b0000111；／／74＇b10０0：counｔer＜＝７＇b111１11１；/／84'b1０0１:coｕntｅr<=７’ｂ１101111；//9ｄefaulｔ：countｅｒ〈=7＇ｂ011１１11;／／0ｅndｃaseeｎdendmｏｄuｌｅ总体程序见程序清单所示仿真与硬件调试３.１波形仿真在QuarturｓⅡ软件下创建工程，新建编辑设计文件，将程序输入,整体编译后，新建波形仿真文件。设置仿真时间，时钟周期，输入输出端口,进行波形仿真。具体仿真波形图及说明如下所示：仿真截止时间:1００us；时钟:cｌｋ1us，qclk０.1ｕs1．正常工作时波形仿真图图4.正常工作时波形仿真图图形说明波形仿真主要完成了控制与计数以及数码管显示的波形图.ｅｎ为低电品时,计数器置初值,高电平时开始正常控制与计数。控制发光二极管首次输出为“liｇht1＝００1,liｇht2=1０0",表示主干道路绿灯亮,支杆道路红灯亮,计数器num1和nｕｍ2从“0011010１"开始递减计数，计数至“000000０0"时,进入下一个状态，控制输出量为lighｔ=010，light2=０1０，表示主、支干道黄灯均亮起,计数器nuｍ1和ｎuｍ2从“0000０101"开始计数递减，计数至”000０00００"时进入下一个状态，liｇｈt=1０0，light2=００1，表示主干道路红灯亮，支杆道路绿灯亮.Counｔer根据nuｍ1，nｕｍ2变化随时钟上升沿输出译码后的数据.由于屏幕显示大小有限,未仿真出一个完整周期.2.特殊情况仿真波形图5．特殊情况仿真波形图形说明当hoｌd输入高电平时，在时钟上升沿的控制下，lｉｇht１与ｌigｈt2被强制置位为”１00”，表示两路红灯均亮起３.复位情况仿真波形图6.复位情况仿真波形图形说明当rst输入高电平时，在时钟上升沿控制下，计数与控制都回到00状态，即ｌight1=0０１，liｇｈt2=10０，计数器num１和ｎｕm2从“001１０101”开始递减计数。3。2硬件调试完成时序仿真确认无误后，进行实验箱管脚设置，注意设置完成后一定要再进行一次全局仿真，使程序真正对应于硬件输出输出。具体连接说明如下所示输入变量：rst、cｌk、qclｋ、holｄ、en其中en,hold，rｓt接”0-1”拨码开关,以稳定的输出可变化的电平。计数时钟ｃlk接实验箱上１Hz时钟，扫描显示时钟qclk接1２5Ｋｈz时钟。输出变量：light1［２:０］、liｇht2[２:0]、cｏuntｅr[6：0］、st1、ｓt2其中liｇhｔ１[0］、ｌight２[0］分别接绿色的发光二极管；ligｈｔ1［1]、ｌight2[1］分别接黄色的发光二极管；lｉght1[２］、light2［2］分别接红色的发光二极管.ｃountｅr［0］～counteｒ［6］,分别接七段数码管的a~f,st1、sｔ2分别接试验箱上”4-16”译码器的低两位。完成接线后将程序烧写到芯片上，开始功能调试.分辨改变使能信号，复位信号以及特殊情况信号，观察数码管以及发光二级管情况。程序清单moduleｔraｆｆｉc（ｅn，ｃlk，ｑclk,rsｔ，rsｔ1,hold，num1,nuｍ2,ｌight1，ｌiｇｈｔ2,counter，ｓｔ1，sｔ２)；ｉｎpuｔeｎ，cｌｋ，ｑｃlk,rst,hｏlｄ,rst1;oｕｔputst1,st2;outpuｔ［7：０］num1，ｎuｍ２;output[6：0]coｕｎteｒ；oｕtpuｔ［2：０］liｇht1，light２；rｅgtｉm1，tｉm2，sｔ1,st2；reg[1：0]staｔe1，state2,sｔｅ；ｒeg［2:0]light1，liｇht２；reg［3:０]nuｍ；reg[6:０］counteｒ；ｒeg［7：0]ｎum1,nｕm２;ｒeg[7：０］ｒed1，ｒed2，ｇrｅen１，ｇreen2，yｅllｏｗ1,ｙellow2；alwaｙs@（en)ｉf（！en）begin//设置计数初值green１〈=8＇ｂ0011010１；ｒed1<＝8’ｂ0０1０0101;yｅｌlｏw1〈=８’b00000１01;gｒeen2〈＝8’b０0１0010１;ｒed２〈=8＇b０011０101；yeｌlｏw2＜=８＇b0000010１；enｄａlways@(posedgeｃlk)ｂegｉnif（ｒｓt）//复位与特殊情况控制begiｎlｉｇht1〈=3’ｂ0０1;num１＜=green1;ｅｎdeｌseif（hold）bｅgiｎligｈｔ1<=3'b１00;num１〈=gｒeｅn１;eｎｄelｓeiｆ（ｅn)ｂegin／／使能有效开始控制计数if(！ｔｉm１）/／开始控制beｇｉn//主干道交通灯点亮控制ｔｉm1<＝1;ｃase（state１)２'b00:beginｎum１〈=gｒeeｎ1；liｇhｔ1＜=３’ｂ０01;ｓtate1〈=2'b01；end2'ｂ01:bｅｇinnum1〈=yelloｗ1;lｉgｈt1〈＝３’b01０；sｔate1〈=2＇b１1;end2＇b1１:bｅginnuｍ１＜=ｒeｄ1；light1<=3’b100；state１〈＝2’b10;ｅnｄ2'b10:ｂegｉnnｕm１<=ｙellow１;ligｈt1〈=３’b010；state１＜=2'b00；enddｅｆａult：liｇｈt1〈=3’b100；eｎdｃaseeｎｄelsebegiｎ//倒数计时if（nuｍ1>0)iｆ(ｎｕm１[3：0]=＝0）bｅｇinnｕm１[3：0］＜=4'b１001;nｕm1［7：4］＜=nuｍ１［7：4］—１;ｅnｄeｌseｎuｍ1［3：0]〈=ｎum1［3:０]－1；if（ｎum1=＝1)tiｍ1<=0;endendｅlsebeginlｉght1〈=3'ｂ010;ｎuｍ1=2＇b00;tiｍ１<＝0;enｄeｎdalwaｙｓ＠（poseｄgeclk）beｇｉｎiｆ（ｒｓｔ）／／复位与特殊情况控制ｂeginlight2〈＝3’b10０；ｎｕm2<=red2;endelseif（hｏld）ｂeginlｉｇht2〈=3'b100；num2＜=red２；endｅlｓeif(ｅｎ)beginif(！ｔｉm２）bｅgｉntim2＜=1;cａsｅ(ｓｔate1）２’b00：ｂeｇｉnnum2〈＝rｅd2;ｌｉght２〈＝3’b10０；stａｔe2<＝2'ｂ01；end２’b01：ｂｅgiｎｎｕｍ2<=ｙellow1；ligｈｔ2〈＝3＇ｂ010；staｔe２〈＝2'ｂ1１；eｎd２'ｂ１1:ｂeginnum2＜=green2；lｉｇht2〈=3＇b0０1；state２<=2’ｂ１0;ｅnd2＇b10：beｇinnum２＜=ｙeｌlow2；ｌigｈt2＜=3’ｂ010;ｓtａｔe2<=2＇ｂ００；enｄdefault:light２〈=3'b100;ｅndcasｅenｄelsebegｉｎ//倒数计时if(num2>0)if(num2[3:0］==0)begｉnnｕm2［3:０］<=4’b１001；num2[7:４］<＝ｎum2[7:４］—1;eｎdelｓeｎum2［3:０]＜＝nuｍ2［3：0］－1；ｉf（num2==1）tｉm2<=０；endendeｌｓebegｉｎtim2<=0；state2<=2’b00；ｌiｇht2〈=3’b010；ｅndenｄalｗaｙs＠(posedｇeｑclk)begiｎ／／数码管扫描ｉf（rsｔ1）bｅginst1=0;st２＝０；enｄelｓebｅgｉnｃaｓe（｛st2，sｔ1}）2'b00：beginnum<=ｎum1［3:0]；{ｓt2,sｔ1｝〈=2'b０1;end2'b０１:bｅginnuｍ＜＝num1［7：4］；｛st２,sｔ1｝<=2’b1０;eｎd２＇b10:beｇinnuｍ＜＝nｕm2［３:0]；｛st2，st1}＜=2'b11；end２'b11:bｅｇｉnnum<=nｕm２[７:4］;{st2，st1｝<=２＇b０0;eｎdendcaseendeｎｄａlｗays@（poｓedgｅqｃlk)bｅｇin//数码管译码显示ｃaｓe(nｕm)４'b0000:counter<＝7'ｂ01１１111；／/04’ｂ0001：cｏunter＜=７'b0０001１0；//１４’b０01０：coｕｎter〈=７'b10１１０11；//24’ｂ0０１1:counteｒ＜=7’b10011１1；//34'b０1０0：coｕnter＜＝7'b１1001１０；//44’ｂ0１0１：cｏｕntｅｒ<=7'b1101１０1;//５4’b０１1０:ｃoｕntｅr<=7'ｂ111110１；//6４＇b0111:cｏunter<=7’b0０0０1１1;／/７４＇b１０00:counter<＝7＇b1111111;／/8４’b１00１：cｏunｔer〈=７'ｂ１１011１1；//９defａulｔ:coｕnter<＝７'b０111１11;/／0endｃａseｅndendmoduｌｅ总结在设计中采用VｅrilogHDL语言设计交通灯控制系统,借助其功能强大的语言结构,简明的代码描述复杂控制逻辑设计,与工艺无关特性,在提高工作效率的同时达到求解目的,并可以通过ＶerｉlogHＤL语言的综合工具进行相应硬件电路生成，具有传统逻辑设计方法所无法比拟的优越性。在设计过程中,觉得最难的部分是波形仿真部分，虽然程序编译通过但仿真出不了正确的波形，不是计数器无法正常计数，就是控制输出无法进入到下一个状态，每次出现问题就必须返回重新修改程序.实践证明，在编写一个较复杂的程序时，一开始一定要画流程图，弄清楚各个功能及实现它们的逻辑算法，做到心中有数后在开始下笔写编写程序。在编写的时候要尤其要注意语言的规范，如本次设计中编写的Vｅriｌog在Quartｕｓ８．1中可以正常生成时序图，而在低版本的软件中却无法生成,原因就是语言使用不规范，在解决这个问题时我总结了一些经验，首先程序要逻辑清晰，简洁明了,避免不必要的嵌套与条用,其次要适当地给程序加上注解文字，提高可读性，以方便之后的程序出错时进行查找，最后充分利用仿真软件提供的各项编译工具与报错消息，按图索骥,有方向的完成程序调试。完成仿真后进行，进行试验箱上的硬件调试,该步骤主要是要求细心，按照引脚清单，逐一完成连线，本次设计用到两个时钟输入，注意一定要选择合适频率的时钟，以便达到期望的效果。注意观察实物的现象，看是否满足设计要求，不满足时检查是硬件问题还是程序问题，如果是程序问题,在修改完之后必须要重新编译，重新烧入.不断排查错误,直至达到满意的效果。通过这次课程设计，熟悉了简单EDA设计的整个流程,加深了对VeｒｉlogHＤL硬件描述语言的理解，提高了动手能力,并且锻炼了自己的耐心，收获颇丰，我会把在本次课程设计中学到的东西应用到今后的工作学习中。参考资料［１]夏宇闻。复杂数字电路与系统的VeriｌogHDＬ设计技术[M].北京:北京航空航天大学出版社，199８[2］郭梯云．移动通信［Ｍ］.西安：西安电子科技大学出版社，１9９５［3］［法]MicheｌMouly，MariｅＢｅrｎadettePaｕtｅt１GＳM数字移动通信系统[M］。骆健霞,顾龙信，徐云霄译。北京：电子工业出版社，1996［4］张毅刚,乔立岩。虚拟仪器软件开发环境LaｂWindowｓöCVI6１0编程指南[Ｍ]．北京：机械工业出版社,２002［５］刘国权．GSM手机的测试［J].中国无线电管理,2０0３［6]俞定玖，刘湘慧.GSM数字蜂窝移动交换系统测试［J]。电信科学,２0０0[7]张明.VerilｏｇHＤL实用教程［M］.成都：电子科技大学出版社,1999[８]HydeDC.BucknｅllＨａndbookonVerilｏgHDL1ＣomputerSciｅnｃeＤeｐartｍeｎｔ，BucｋnellUniｖeｒsityＬeｗiｓburg,１995［9］康华光.电子技术基础（数字部分）[M］。北京：高等教育出版社，1９8８*＊大学＊*学院现代电子系统设计＊＊系（院）*＊专业题目：基于ＦＰＧＡ技术的微波炉控制器学生姓名:班级：学号:指导教师:完成日期：年月摘要本文介绍了应用FPGＡ芯片和硬件描述语言（VHDL）设计微波炉控制器系统的方法。系统使用VHDL编程实现各底层模块的功能，顶层的设计采用图形输入完成.本文主要阐述模块化设计的思想和状态图的描述方法,以及它们在硬件描述语言中的应用，并展示了其在QuartuｓⅡ开发系统下的仿真结果和烧写到EPM5７0T１００C5后的现象。主要有以下几个模块：状态控制器KZQ、数据装载器ZZQ、烹调计时器ＪSQ、显示译码器ＹMＱ47以及分频器和动态显示电路.该控制器具有系统复位、状态控制、时间设定、烹饪计时、动态显示译码等功能。关键字：FPGA；ＶHDL；微波炉；控制器;状态图;定时器目录TOC\o”1-3"\h\z＼uＨYＰEＲLIＮK=〉DATA2<＝DAＴA1; －—LＯAD_ＣLKWHENＯTHERS=>NULL;ＥNＤＣAＳE；ＥNＤＰＲＯCESS；EＮDARCHＩＴECTＵRＥBＨＶ;7。2．4计时器JSQ，和其中需用到的DCNT6和DＣNT1０－－JSQ。ＶHDLIＢＲＡRYIＥEＥ;USEIEEＥ.STD_LOGIC＿11６4．ALL;USEＩＥEＥ．STＤ_LOGIC_ＵNSＩGNED。AＬL;ＵSEＩEEE．STD＿ＬＯＧIC_ARＩTH．ALL；ENTＩＴＹJＳQISPORT(COOＫ:ＩNＳTD_ＬＯGＩＣ；DATA3:ＩNSTＤ＿LOGIC_VEＣTOＲ（15DOＷNTO0)；LOＡD：INＳTD＿LＯGIＣ;CLＫ：INＳTD_LOGＩＣ；SEC＿L:OUＴSＴD＿ＬOGIＣ＿ＶECTOR（３DOWＮTO０)；ＳEC＿H:OUTSTD＿LOGIC＿VECTＯR（3ＤＯWNTO0);MIN_L：OUＴSTD＿LＯGＩC_VＥＣTOR（3ＤOWNTO０);MIN_H:ＯUTＳTD_LOGIC_VECＴOR（3DＯWNTＯ0)；DONE:OUTSTＤ＿LOGIC）；ＥNDEＮＴITＹJSQ;ARCHＩTＥCTUREARTＯFJＳQISCOMPONＥNＴＤCＮT10ＩＳPＯRT(CLK,LOAD,ENA：INSTD_LOGIＣ;DＡTＡＩN：INSTＤ_LOＧＩC_ＶECTOR（3DＯWＮTO０）；CQ:OUTSＴD_ＬOGIC_VＥCＴOR（3ＤOＷNＴO0）;ＣARRY＿OＵT：OUTSTD_LOGIC);EＮDCＯMPＯNENＴＤCＮT10;COMPOＮENTＤCNＴ6ＩSPORＴ（ＣLK，ＬＯAD，ENA：ＩNSTD_LOGＩC;DＡTAIN:INSTD＿ＬＯGIC＿ＶＥCTOR(３DOWNTＯ０）；CＱ:OUTSTD_LＯGＩＣ_VEＣTOR（３DOWNTO0）;CＡRRY＿OUT：OＵTＳTＤ_LOGIC）;ＥNDCOMＰONEＮＴＤCＮT6；ＳIGＮALNＥWCLK：STD_LOGIC;SIGＮＡＬＳ1:STD_LOGIＣ；SIGNＡLＳ２：ＳTD_LOGIC；ＳIGＮALＳ３：STD_LOGＩC；SＩGNALS４:STD_LＯGＩC;BEＧＩNU１:DＣNＴ10PORTMＡＰ（CLK，LOAＤ，ＣOOＫ，DＡTＡ3（３DOWＮTO0），SEＣ_Ｌ,Ｓ1）；U２:ＤCNＴ6PORＴMAP(S1，ＬＯＡD,CＯOK,DATA3（7DOWNＴＯ4），SＥC＿Ｈ，Ｓ２);U3：DCNT10POＲTMAP（S2,ＬOAD,COOＫ，ＤATA3(11ＤOＷNＴＯ8），MIN_Ｌ，S3);U4：DCNT6ＰOＲＴMAP（S3，ＬＯAD，ＣOOK，ＤAＴＡ3(15ＤＯＷNTO12）,MIＮ＿H，S4);ＤOＮE〈=S4ANDS3ANDS2ANDS1；ENDARＣHITECＴURＥART；－—ＤCNT6．VHＤＬＩBＲARＹIＥＥＥ；UＳEIEEE.STD_LOGIＣ_1164。ＡＬL；USEＩEＥＥ.STD_ＬOGIC_ＵNSＩGNED.ＡLL；ＥＮTITＹDCＮＴ６ISＰＯRT(CLK:INSＴD_ＬOGIC；LOAD：INSTＤ＿LOGIC；ENA:INSＴＤ＿LOＧIＣ；ＤATＡIN：IＮSＴＤ_LＯＧＩC_VECTOR(3DOWNTO0);CQ：ＯＵTSTＤ＿ＬOGIC_VＥＣTOR(3DＯWNTO0）;ＣAＲRY＿OＵＴ：OＵTSTD_LOGIC）;ＥNDENTITYDＣNT6；AＲＣHＩTEＣTＵＲEARTOＦＤCNT６IＳSＩGＮALCQI:SＴD_LOGIC_VECTOR(3ＤOＷNTO0);BEＧINPRＯＣＥSS（CLK，LＯAD,ENA)ISBEGIＮIFLＯAＤ='1＇ＴＨEＮCQI〈=DATAＩN；ＥLSIFCLK'EVENＴＡNDCＬＫ='1＇ＴHＥＮIFENA=’1＇THENIＦCQI=”0000”ＴHＥNCQＩ〈=＂0１01";EＬSEＣQI＜=CQI－’1'；ENDIF；ＥNDＩF；ＥNＤIF；ENDＰROCESS；ＰROＣＥSＳ（CLＫ，ＣQI)ＩSBＥGINIFCLK’ＥＶENTANDCLK=＇1’THENＩＦCＱＩ="0００0＂THENCARRY＿OUＴ<=’１'；ＥLＳEＣAＲRY_OUT〈='0＇;ENDIF；ＥNDＩF；EＮDPＲOCESS；ＣQ<=CQI;EＮDＡRCHIＴECTＵREARＴ;-—DCNT10.VHDＬIBRARYＩEEE;UＳEIEEＥ.STD_LＯＧＩC＿116４。ＡＬＬ；USEIEEE.ＳＴD_LＯGIC＿UNSIGNＥＤ．ALL；ENＴＩTYDCＮＴ10IＳPOＲＴ(CＬＫ：INSTＤ＿LＯGIC;LOAD：IＮSＴD_LOＧIC；ENＡ:IＮSTD_LOGIC；DＡTAＩN：INSTD＿LＯGＩC_VＥCTOR(３ＤOＷNTＯ0）；CQ：OUTSTD_LOGＩC_VECTOR(３DOWNTＯ0);CARRY＿ＯUＴ:ＯUＴSTＤ_LOGIC)；ENDEＮTＩTYDCＮT１0;ARＣHIＴEＣTUREARTOFDCNT10ISSIGＮAＬCＱＩ:STD_LOGIC_VECTOR（3DOWNＴO０);ＢEGINPROＣＥＳS（CLK,LOAD,EＮA）ISBEGINＩFLＯAD＝＇1＇TＨＥNCQI<=DATAＩＮ；ELSＩFCLK'EVENTＡNDCLK＝'1＇THＥNIＦＥＮＡ=’1'TＨENIFCQＩ=”0０0０"THENＣQI＜=”１０01＂;ELSECQI〈=CQI—’1＇;ENDIF；ENDIF；ENＤIF;ENDPＲOCESS；PＲOＣESＳ（CLK，ＣＱI）ISＢEＧINIFCLK'EVＥNＴAＮＤCLK=＇1’THENＩＦＣQＩ=”0０００”THENCＡRRY_OUＴ<=＇1'；EＬＳEＣARRY＿OUＴ<='0＇;ENDIF;ＥNDIＦ;ENDＰRＯCESS;CQ<=CQI;ENDARCHITEＣＴUREＡRT；7．2.5译码器YＭQ47—-YMQ4７．VＨDＬIBRAＲＹIEEＥ；ＵSEＩEＥE.ＳTＤ＿LOＧIC_116４．ALL;USＥIEＥＥ.ＳTＤ_LOGIＣ_UNSIGＮED。ALＬ;ENTＩTYＹMQ47ＩSPORＴ(AIN４:IＮSTD_LＯGＩC_ＶＥCＴOR（３DＯWNTO0）;DＯＵT7:OUＴSTD_ＬOGＩC_VＥCTOR（6DOWNTＯ0));ENDＥNTIＴYYMQ４7；ARCHITECTUREARTＯFYMQ47ＩSBEGINPROCESS（ＡＩＮ４）BEGINＣＡSEAIN4ISWHEN"000０"=〉DOUT7〈=＂011１1１１";ﻩ--显示0的ｇ～aWHEN"０001”=〉DOUT7<=＂０000１10”；ﻩ－-１ＷHEN"0010"=＞DOUT7＜=”101１011"；ﻩ－—2WＨEN”0０１1”=〉DOＵT7＜="10011１1＂;ﻩ——3WHEＮ”010０＂=>DOUT7＜=”1１０011０＂；ﻩ—－4WHEN”0１01"=＞DOUT7〈=”11011０1"； -—5WHＥＮ"01１0"=>DＯＵT７〈="11１1101”; --６WHEN＂0１11"=>ＤOUT7＜＝"０００0111"；ﻩ—-7WHEN”100０＂=>DOUT7〈=”11１1111＂； －—8WHＥN"1001"=〉DOUT７<＝”１1０1111”;ﻩ--9WHEＮ”1０１０”=＞DＯUＴ7<="1０１１11０”;ﻩ-－dWHＥN"１011”=＞DOＵT7〈=＂101110０"；ﻩ-—oWHEN"1100＂＝＞DOUT7〈="1010100”；ﻩ--nWHEN"1１01"=〉ＤOＵＴ7〈=”111１001”; ——EＷＨENＯＴHERS=>DOUＴ7<=”０0０００00”;EＮDCＡＳE；ＥＮDＰROＣESＳ；EＮDAＲCHITECTURＥARＴ;7.2。6动态显示电路需要用到的DＣNT4和dｅcodeｒ－-cntm４。vhdlibｒarｙieｅe；uｓeｉeee.std_ｌｏgｉc＿１１６4。ａｌl；uｓｅieeｅ。std_ｌogiｃ_ｕnsignｅｄ。all;ｅｎtiｔycntm4iｓｐｏrｔ（ci:ｉｎｓtｄ_ｌogic；ｎrｅset：instd_lｏgic；cｌk:iｎstd_logic;co：outstd_ｌogic；ｑcnｔ:bufferｓtd_logｉc_vｅｃtor（3downｔo0))；eｎdcntm4;archｉｔeｃtureｂｅｈaveofｃntm４isbｅginｃo＜＝'1’when(qcnｔ="00１1”ａndcｉ='1’)eｌse＇0’；procｅss（ｃlk，nrｅsｅt）ｂegiｎｉf（ｎreset=’0’）thenqcnｔ＜＝＂0００0”;elsif(ｃlk'ｅvｅntanｄclk=’１’）theｎif（ｑｃｎｔ=3）tｈｅｎｑｃnt<="000０"；elseqcnｔ<=qcｎt＋１；eｎdiｆ;ｅndif