蒋立平数字逻辑电路与系统设计第4章习题及解答

4442AAAAA优先级最3 2 1 0 3A优先级最低，输入信号低电平有效。0输出为YY ，反码输出。电路要求加一G输1 0出端，以指示最低优先级信号

输入有效。A0A题4.1解：根据题意，可列出真值表，求表达图如图题解4.1所示。由真值表可知。G AAAA3 2 1 0&1&≥1&&1&1&≥1&&1AA1AA30010001 11 100 0 00 0 01110111 10000AAAAYYG3 2 1 0 1 0Y00000000001000001000000110000100000010100001100000111000100001010010101010010101101011001001101100111011111111103AA1Y AA1Y AA13 2AA3001111000111100000000000111111Y0A1(a)

真值表

GA0 Y AA AA0 3 2 3 1求输出表达式图题解4.1

编码器电路图4.33874138532线译码器。译码器74138逻辑符号如图4.16（a）所示。4.332所示。BIN/OCTABIN/OCTA0Y00124112G1G&1&2A2345EN 6G32B7Y714&BIN/OCT&124G1&G&2AGEN2B15BIN/OCT124012Y163G415G&2AEN 6G2B7Y23BIN/OCT12401234Y24G15G&2AEN 6G2B7Y31AA0Y812345EN67Y图题解4.34.5P4.5

的最简逻辑和F 和F 741384.6BIN/OCT0BIN/OCT01241234567&&&EN74138B F1C1 F2图P4.54.5解：由题图可得：F(C,B,A)m(0,2,4,6)A1F(C,B,A)2

m(1,3,5,7)A4.7试用一片41674154门设计能将8421BCD码转换为格雷码的741544.17BBBB RRR解设4位二进制码为 BBBB RRR3 2 1 0 3 2 1 0根据两码之间的关系可得：R(B,B,B,B)m(8~15)B3 3 2 1 0 3R(B,B,B,B)m(4~11)m

mmm

mmm m2 3 2 1 0

4 5 6 7 8 9 10 11R(B,B,B,

)m(2~5,10~13)mmmmm m m m1 3 2 1 0

2 3 4 5 10 11 12 13R(B,B,B,B

)m(1,2,5,6,9,10,13,14)mmmmmm m m0 3 2 1 0

1 2 5 6 9 10 13 1474154从高位到低位分别接B、B、B、B，根3 3 据上述表达式，在译码器后加个输入端与非门，可得R、R、R，R（图2 1 0 3略）4.98174151函数。74151逻辑符号如图4.37（a）所示。⑴F(A,B,C)m(2,4,5,7)⑵F(A,B,C)M(0,6,7)⑶F(A,B,C)(AB)(BC)⑷F(B,C,D)BCACDACDABCDABCD⑸F(A,B,C,D)m(0,2,3,5,6,7,8,9) d(10 15)F题4.9解：如将C按高低位顺序分别连接到74151器的输出作为函数值。则对各题，数据选择器F注意，数据选择器的选通控制端必须接有效电平，图略）ST⑴D DD D 0,D0 1 3 6

D D D 14 5 7⑵D D D 0,DD D D D 10 6 7 1 2 3 4 5⑶D D D D 0,DD D D 10 2 3 6 1 4 5 7⑷DDD,DD D,D DDD 00 5 1 4 2 6 3 7⑸DD,D D,DDD DDD 或10 2 1 3 4 5 6 74.11P4.114-2其功能见图4.3（a）真值表。试用两个4线-2218-3HPRI/BCD1HPRI/BCD1123240 AX 01 AX 1X2 EO3图P4.114.114.3（a）真值表可见，当编码EO1，因此可以利用EO态来判断扩展电路中哪一个芯片有编码信号4.11路可见，当高位编码器（2）的EO0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到YY端；当高位编码器的EO1时，表示10高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）到端（YY

。YY 0010 10编码器输出的最高位码，由高位编码器（2）的EOY

1表示无编码信号输入。HPRI/BCD&EOHPRI/BCD&EO112（1）23EO4MUX01AHPRI/BCD11MUX02（2）23EO41A10X1Y0Y02X3Y1Y14X5Y2Y26X7图题解4.114.13 387413874138能表如表4.6所示。4.13解：全加器的输出逻辑表达式为：S(A,B,C )(ABAB(ABABi i i i1 i i i i ii i i i i1C(A,B,

)(ABAB

A

m(3,5,6,7)i i i

i i i

i1 i i

A、Bi

Ci

为低位向本位的进S

为本位向高位的进位。Ci i根据表达式，所设计电路如图题解4.13所示。BIN/OCT0iBIN/OCT0ii-1124&1234567&&EN74138iB SiC1 Ci图题解4.134.15写出图P4.15所示电路的输出最小项之和表达式。MUXdc0}MUXdc0}G1031FAClSCO=110123ab1图P4.15题 解4.15题 解＝S(abab)CI(abab)CIabab＝CO(abab)CIababab abD SCO(abab)(abab)0DD D1 0

CO D3

COF(a,b,c,d) 4.174.47为带符号的二进制原码。4.17解：由于加减器的输入均为二进制正数，所以，当电路作加法时，输出一定为正，这时S14.47中的C4

S0

时，电路作减法运

(P)(Q)2

功能。由例4.15分析可知，当(P)(Q)2

时，0 C4

1

YYYY432

即为原码；当(P)2

(Q)2

时，0 C4

YYYY432

取码，使其

，进位位为，可F Z5写出和F

FSC

，YSC

。当F1

时，须对5 4 5 4YYYY

取码。所设计电路如图题解4.17所示。4321ENMUXENMUXG1Q174837483101Q21Σ=1ΣQ31234=1AQ4174157︷Σ1234Y1Y2Y3=1234A=1Y41234P1234BP2PCOC4234︷ΣB1COP43CCI01CI&&ZZ1Z2Z3Z4Z5F图题解4.17*4.19474838421BCD7483的逻辑符号如图4.46(b（提示：BCD码减法和二进制减102用门电路实现）题4.19（解题思路）首先利用两片4位二进7483BCD（见例4.1610BCD码加法器的进位信号的状态来决定是否对BCD4.19A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求1010bcdsum为BCD4.16结果，也可自行设计。selcom10s为判断求补电路，当bcdsumC1时，表示结果为正，；Y SC0S10补码，利用com10s电路和数据选择器，很容易（电路详解略）4bcdsumselcom10s4bcdsumselcom10s4S4com10s44C1GB图题解4.194.234174HC45393线-8741383位并行数码比较器。要求：电路输入为两31位，当输入两数相同时，输出为0，不同时输出为174HC45394.34(b)所741384.6所示。题4.234选1数据选择器74HC4539814.368选13线-874138构成的并行数码比较器如图题解4.23所示。图中，AAAA2 1 0和BBBB被加到数2 1 0被加到译码器的输入AA

BBB

时，数据选择器的输2 1 0 2 1 0出F0；当AAABB

F1。2 1 0 2 1 0ENMUXENMUXA20}12G07BIN/OCTBB0B120012411YF22334&5EN 674567图题解4.234.25试用一片474HC85数值范围指示器，其输入变量ABCD8421BCDXX510。74HC85功能表如表4.15所示。4.25474HC858421BCD44.25所示。12︷COMPA0112︷COMPA0103A>BA=BA<BA>BA=BA<B0B3 F0011203图题解4.254.27474HC85343X(xxxx)3 21 0 2

,Y(yy3 2

,yy)1 0 2

Z(zzzz)3 210

74HC85能表如表4.15所示。条件X条件XYZXZYYXZYZXZXYZYXXYZ其它情况ff101000000ffffff0234567100000000010000000010000000010000000010000000010000000014.27374HC85完成和、和、和之间的比较，比较的结X Y X Z Y Z果有3组分别是 ，，；，，；F F F F F F，，F F F

(XY) (XY) (XY) (XZ) (XZ) (XZ)3(YZ) (YZ) (YZ)84.27所示。01234501234567≥1&&&&&&&A>B A=BA<BA>B A=BA<BA>B A=BA<B︷A>B0A=B1︷A>BA=BA<B010︷A>BA=BA3210BA<B 03210A3210B3210A3210BA<B3210010x x3

y3 0

x x3

z3 0

y y3

z z3 0图题解4.274.2974HC3