数字电子技术基础电子教案-第3章 组 合 逻 辑 电 路

经典word整理文档，仅参考，双击此处可删除页眉页脚。本资料属于网络整理，如有侵权，请联系删除，谢谢！第3章组合逻辑电路数字系统中常用的各种数字器件，就其结构和工作原理而言可分为两大类，即组合逻辑电路和时序逻辑电路。3.1组合逻辑电路的分析方法和设计方法3.1.1组合逻辑电路的基本概念1.组合逻辑电路的定义时性，电路无记忆功能。2.组合逻辑电路的描述方法组合逻辑电路模型如图3.1所示。图3.1组合逻辑电路的一般框图3.1.2组合逻辑电路的分析方法际上就是根据逻辑图写出其逻辑表达式、真值表，并归纳出其逻辑功能。1.组合逻辑电路的分析步骤（1）写出逻辑函数表达式（2）化简逻辑函数式（3）列真值表（4）说明功能3.1.3组合逻辑电路的设计方法用逻辑门电路）来实现组合逻辑电路的功能。1.组合逻辑电路设计步骤（1）表的形式列出。（2）写表达式，并化简。通过逻辑化简，根据真值表写出最简的逻辑函数表达式。（3）选择合适的门器件，把最简的表达式转换为相应的表达式。（4）根据表达式画出该电路的逻辑电路图。3.2编码器3.2.1编码器的原理和分类把若干位二进制数码0和1，按一定的规律进行编排，组成不同的代码，并且赋予每组代码以特定的含义，叫做编码。实现编码操作的电路称为编码器。1.二进制编码器nNNn实现用位二进制数码对（=2）个输入信号进行编码的电路叫做二进制入信号为有效电平，而其余信号均为无效电平。图3.6所示电路是实现由3位二进制代码对8个输入信号进行编码的二进制编码器，这种编码器有8根输入线，3根输出线，常称为8/3线编码器。图3.63位二进制编码器逻辑图2.二-十进制编码器实现用四位二进制代码对一位十进制数码进行编码的数字电路叫做二-十进制编码器，简称为BCD码编码器。最常见的BCD码编码器是8421BCD码编码器，它有10根输出线，常称为10/4线编码器。其特点也是任一时刻只允许对一个输入信号进行编码。3.优先编码器优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行编码，编码具有惟一性。优先级别是由编码者事先规定好的。显然，优先编码器改变了上述两种编码器任一时刻只允许一个输入有效的输入方式，而采用了允许多个输入同时有效的输入方式，这正是优先编码器的特点，也是它的优点所在。图3.8为3位二进制优先编码器的逻辑图。图3.83位二进制优先编码器的逻辑图3.2.2集成编码器1.集成3位二进制优先编码器（8/3线）148TTLLSF系列中的54/74148、54/74148、54/74148和系CMOS148主要包括HCH列中的54/74148、40148等。其外引脚排列图如图3.9所示。SSYS为使能输入端，低电平有效，即只有当=0时，编码器才工作。为使能SYSYS输出端，当=0允许工作时，如果=0则表示无输入信号，=1表示有输入信号，有编码输出。YEXS为扩展输出端，当=0时，只要有编码信号，则YEX=0，YEX说明有编码信号输入，输出信号是编码输出；=1表示不是编码输出。YSS和3.10是利用2片LS集成3位二进制优先编码器74148实现一个16/4线优先编码器的接线图。2.集成二-十进制优先编码器（10/4线）147TTLLSCMOS系列中的54/74147、54/74147和系列中的147主要包括HCHCTH54/74147、54/74147和40147等。其外引脚排列图如图3.11所示。3.3译码器和数据分配器3.3.1译码器的原理及分类字电路称为译码器。1.二进制译码器nnnn码器。它具有个输入端，2个输出端，故称之为/2线译码器。图3.12为3/8线译码器的逻辑电路图2.二-十进制译码器BCD4位二进制码BCD翻译成对应的1BCD4个输入端，10个输出端，常称之为4/10线译码器。BCDBCD8421码译码器是最常用的3.13所示是其逻辑图。BCD应当注意的是，码译码器的输入状态组合中总有6个伪码状态存在。所BCDBCD用码不同，则相应的6码译码器的6个伪码状BCD态组合为1010～1111。在设计码译码器时，应使电路具有拒绝伪码的功能，即当输入端出现不应被翻译的伪码状态时，输出均呈无效电平。上面的8421BCD码译码器便具有拒绝伪码的功能。3.数字显示译码器成人们习惯的形式直观的显示出来的电路，称为显示译码器。（1）显示器件数字显示器件的种类很多，按发光物质的不同分为半导体（发光二极管）显示器、液晶显示器、荧光显示器和辉光显示器等；按组成数字的方式不同，又可分为分段式显示器、点阵式显示器和字型重叠式显示器等。点阵式显示器主要用于大屏幕显示器，通常要有计算机控制其显示过程。0～十个字符的显示过程。有共阴极和共阳极两种接法，如图3.14所示。（2）七段显示译码器成人们习惯的形式直观地显示出来的电路，称为显示译码器。BCD字型重叠式显示器适用于所述任何一种译码器，需要另外设计合适的译码电路来与分段显示器配合使用。七段显示译码器的输入信号为8421BCD码，输出信号应该能够驱动半导体七号，对于共阳极七段显示器，待点亮的段应给予低电平驱动信号。3.3.2集成译码器1.3位二进制译码器（3/8线）138138包括TTLLSSALS系列中的54/74138、54/74138、54/74138、54/74138FASCMOS和54/74138，HCHCTH系列中的54/74138和40138为3位二进制译码器，其外引脚排列如图3.15所示。应注意的是，138的输入采用原码的形式；而输出采用的却是反码形式。2.8421BCD码译码器（4/10线）42TTLLS系列的54/7442、54/7442和CMOS此种译码器包含有中的HCHCTHC54/7442、54/7442及4042等。其外引脚排列图如图3.17所示。3.七段显示译码器48TTLLS系列中的7448等。其引脚排列图如图3.18所示。逻辑功48主要有能表如表3.15所示。BSA七段显示译码器48与共阴极七段数码管显示器201的连接方法如图3.19所示。3.3.3数据分配器1.数据分配器的原理1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。数据分配器的逻辑框图及等效电路如图3.20所示。图3.20数据分配器的逻辑框图及等效电路nm通道地址选择码的位数与数据输出端的数目有如下关系=2mn2.数据分配器的实现电路数据分配器实际上是译码器(分段显示译码器除外)的一种特殊应用。译码器必须具有“使能端”，且“使能端”要作为数据输入端使用，而译码器的输入端要作为通道选择地址码输入端，译码器的输出端就是分配器的输出端。作为数据分配器使用的译码器通常是二进制译码器。图3.21是将2/4线译码器作为数据分配器使用的逻辑图。图3.212/4线译码器作为数据分配器3.4数据选择器3.4.1数据选择器的原理1.数据选择器的逻辑功能3.22所示。图3.22数据选择器的逻辑框图及等效电路2.数据选择器的实现电路数据选择器的主体电路一定是与或门阵列。组合的逻辑函数。相等或减少一个，从而使实现函数的电路简化。3.4.2集成数据选择器1.集成双4选1数据选择器153TTLLS系列的54/74153、54/74153、集成双4选1数据选择器包含有S54/74和CMOSHCHCTH中的54/74153及40153等。其外引脚排列图如图3.26所示。2.集成8选1数据选择器151集成8选1数据选择器包含有TTLLSS系列的151、CMOSHCHCTH中的54/74151、54/74151及40151等。其外引脚排列54/74151和图如图3.27所示。3.5数值比较器3.5.1数值比较器的原理具有实现两个二进制数大小的比较,并把比较结果作为输出的数字电路称为数值比较器。1.1位数值比较器数值比较器的真值表:A00B01L2(A<B)L3(A=B)0001101101100001根据真值表可写出逻辑表达式：LAB1L2LABABAB3n2.位数值比较器n位数值比较器是比较两个n位二进制数A(An-1An-2……A0)和B(Bn-1Bn-2……B0)大小的数字电路。3.5.2集成数值比较器图3.29所示是4位数字比较器85的外引脚排列图。85的逻辑功能表如表ABABAB3.22′>′、′<′、′=′是为了扩大比较位数设ABABAB置的。当不需要扩大比较位数时，′>′、′<′接低电平、′=′接高电平。若需扩大比较器的位数时，可用多片连接。图3.30用3片85组成12位数值比较器的逻辑电路3.6算术运算电路算术运算电路是数字系统和计算机中不可缺少的单元电路,包括加、减、乘和除等具体运算电路。3.6.1半加器和全加器1.半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。2.全加器能对两个1位二进制数进行相加并考虑