VR虚拟现实HDL设计数字UART中英文翻译

VR虚拟现实HDL设计数字UART中英文翻译译文和8Commented[a1]:图1通用异步串行收发器文通用异步串行收发器的特点是否具有全双工操作是标准UART数据帧格式是偶校验或奇校验模式是奇偶错误校验是帧错误校验是溢出错误校验是数据接收准备中断是数据发送准备中断是表UART功能概述Commented[a2]:Commented[a3]:Commented[a4]:图2UART框图符号类型描述mclkx16输入用于主控时钟波特率的生产。reset输入主复位输入信号。parityerr输出表明被检测的数据帧有无奇偶校验错误。校验编码可以基于偶数或奇数模式。framingerr输出表明从rx输入的数据串是否符合如图2所示的UART数据帧格式。overrun输出表明接收模块准备接收新数据是，模块中仍然有数据未读取。rxrdy输出表明接收模块已经接收新数据，并准备读取。txrdy输出表明数据已准备好加载到发送模块。read输入低电平有效的读选通信号，用于从接收模块中读取数据。write输入低电平有效的写选通信号，用于将数据写入发送模块。data[7:0]输入双向数据总线。数据通过该总线进行发送或接收。tx输出发送模块串行输出。复位或闲置时为高电平。rx输入接收模块串行输入。复位或闲置时为高电平。表2UART的I\O接口图3UART数据帧格式图3为8Commented[a5]:8是18，Commented[a6]:图4发送时序图Commented[a7]:图5接收时序图3Commented[a8]:图6发送模块Commented[a9]:符号类型描述mclkx16输入用于生成主控时钟波特率。reset输入主复位输入信号write输入低电平有效的写选通信号，将数据写入发送模块。data[7:0]输入数据传输是通过数据总线写入发送模块。在写选通脉冲的上升沿,数据总线的内容锁定在一个内部的“发送寄存器”。tx输出串行数据输出。串行数据帧通过这个端口发送，当复位或闲置时，tx保持高电平。txrdy输出，“发送寄存器”准备好接收新数据。表2发送模块I\O接口功能Commented[a10]:符号类型内部标志或信号的描述thrreg[7:0]8位“发送寄存器”，用于锁存发送模块接收到的数据。tsrreg[7:0]8位“发送移位寄存器”，发送模块的数据通过此输出。paritymodewire奇偶校验模式位表明了发送模块进行奇偶校验的模式。值为“1”时，为奇校验，为“0”时，偶校验。txparityreg输出tx奇偶校验的结果。tag1,tag2reg此标志位表明发送模块的状态。txclkreg波特率时钟，根据时钟频率将数据通过tx输出。txdonewire表明一个数据串发送完成。txdatardyreg表明“发送寄存器”已锁存新数据，准备好进行发送。paritycyclewire表明tx输出端接收到txparity的值时，发送模块的状态。cntreg[3:0]暂存器，用于将clkx16时钟分频为txclk时钟。表3发送模块的内部信号Commented[a11]:图7发送的流程用图8发送模块的声明

Commented[a12]:1中。Commented[a13]:图9发送传输模式。所重要的一点，就是在传输过程中会进行补零。不同的后置标志位和Commented[a14]:”Commented[a15]:图10发送传输过程的再。Commented[a16]:图11波特率为2Mhz时的发送时序图38Commented[a17]:图13接收模块符号类型I\O接口描述mclkx16输入用于输入主控时钟波特率的生成。reset输入主复位输入信号。read输入低电平有效的读选通信号，用于从接收模块中读取数据。data[7:0]输出数据总线，数据以并行的形式从总线中读取。在读选通信号的下降沿，数据加载到数据总线。rx输入接收信号，处于闲置状态时，保持为高电平。rxrdy输出表明已接收新数据，并准备将其读取。parityerr输出表明无论是否发生奇偶校验错误，都可以进行奇偶校验编码。framingerr输出表明发送到rx的串行信号的数据格式是否符合如图3所示的UART数据帧格式。overrun输出表明新数据准备传输到接收模块时，接收模块仍然有数据未读取。表4接收模块I\O接口信号符号类型内部标志或信号的描述rhrreg[7:08位“接收寄存器”，用于锁存接收模块接收到的数据。]rsrreg[7:08位“接收移位寄存器”，接收模块的数据通过此输入。]paritymodewire奇偶校验模式位表明了发送模块进行奇偶校验的模式。值为“1”时，为奇校验，为“0”时，偶校验。rxparityreg输出rsr奇偶校验的结果。paritygenreg表明数据帧奇偶校验后，发生错误。rxclkreg波特率时钟，根据时钟频率进行数据传输。rxstopwire获取从rx接收到的数据帧的结束位。idlereg接收模块的状态位。huntreg接收模块的状态位。rxdatardyreg表明新数据以接收，并准备读取。rxcntreg[3:0暂存器，用于将clkx16时钟分频为rxclk时钟。]表5接收模块的内部信号”Commented[a18]:图13接收的流程Commented[a19]:Commented[a20]:图14同步时钟rxclk起始位的中心点Commented[a21]:图15复位条件和闲置模式下的接收模块Commented[a22]:图16接收模块数据的传输Commented[a23]:图17接收模块进程8错误类型描述奇偶校验错误接收数据时，奇偶校验即已经开始。奇偶校验寄存器预先设置为空闲模式检查（1=奇校验，0=表明是否在传输过程中发生奇偶校验错误。帧传输错误如果接收到的数据帧的结束位不为1格式不符合如图2所示的UART数据帧格式。溢出新数据通过rsr接收时，之前接收的数据仍未读取，可以认为发生了溢出错误。Rsr的内容无法加载到rhr中。表8接收模块支持的错误检查的8的1811Commented[a24]:图18波特率为2Mhz时接收模块的时序仿真Commented[a25]:图19顶层UART模块实例化Commented[a26]:图20UART模型和测试工具”Commented[a27]:图21测试工具的核心代码列的接收。循环的停止，是以标志位变为