数字电路设计 第6章 半导体存储器与可编程逻辑器件

第6章半导体存储器与可编程逻辑器件1.存储器概述2.只读存储器（ROM）3.随机存取存储器（RAM）4.可编程逻辑器件5.利用Multisim分析半导体存储器1.存储器概述一、半导体存储器分类1）按存取方式：只读存储器（ReadOnlyMemory，简称ROM）：只读不写、电路结构简单、断电后数据可以长期保存。随机存取存储器（RandomAccessMemory，简称RAM）：既能读出、写入数据，断电后数据不能保存。2）根据存储器制造工艺的不同：双极型存储器：速度快、价格高和功耗大。MOS型存储器：工艺简单、集成度高、功耗小、价格低。3）根据存储器数据的输入/输出方式不同：串行存储器：数据输入或输出采用串行方式，需要引脚数目较少。并行存储器：读写速度快，但数据线和地址线占用芯片的引脚数较多。二、存储器的性能指标

（1）存储容量：是指存储器能够容纳二进制信息的总量，即存储信息的总比特数，也称为存储器的位容量。存储器的容量=字数（m）×字长（n）。（2）存取时间：存取时间是来衡量存储器的存取速度的，是指启动一次存储器读/写操作，到该操作完成所经历的时间。很显然，存取时间越短，则存取速度越快。目前，高速缓冲存储器的存取时间已小于20ns，中速存储器在60ns到100ns之间，低速存储器在100ns以上。（3）存储周期：是连续启动两次独立的存储器操作所需的最小时间间隔。由于存储器在完成读/写操作之后需要一段恢复时间，所以存储器的存储周期略大于存储器的存取时间。如果在小于存储周期的时间内连续启动两次存储器访问，那么存取结果的正确性将不能得到保证。存取周期也是用来衡量存储器存取速度的。2.只读存储器（ROM）1）ROM的电路结构ROM的一般组成：地址译码器；存储矩阵；输出缓冲器字线：W0、W1、…、WN-1是存储矩阵的输入线，共有N=2n条。位线：D0、D1、…、DM-1为存储矩阵的输出线存储单元：字线与位线的交叉处输出缓冲器与存储矩阵的输出位线相连，有两方面的作用：一是能提高存储器的带负载能力；二是实现对输出状态的三态控制，以便与系统的总线相连。2）掩膜只读存储器图二极管ROM电路图在进行读操作时，每输入一个地址，地址译码器的字线W0～W3中将有一根为高电平，其余为低电平。掩膜式ROM主要特点：（1）存储的内容由制造厂家一次性写入，写入后便不能修改，灵活性差；（2）存储内容固定不变，可靠性高；（3）少量生产时造价较高，因而只适用于定型批量生产。存储单元输出表达式：地址字线数据A1A0W3W2W1W0D3D2D1D00000010101010010101010010001111110001110ROM中的数据表00011011A1A0VCCW0W1W2W3地址译码器D3

D2

D1

D0图6-5用MOS管构成的存储矩阵图ROM的阵列图字线Wi与位线Dj的每个交叉点都是一个存储单元。交叉点处接有二极管相当于存储1，没有接二极管相当于存储的是0。“与”阵列和地址译码器相对应，用“•”标注地址码；“或”阵列对应于存储矩阵，用“•”表示交叉处接有二极管，没有接二极管的交叉点处不画。3）可编程只读存储器总体结构与掩模ROM一样，但存储单元不同，按照制作工艺，PROM分为一次可编程ROM、可擦除的可编程ROM、电可擦除的可编程ROM及快闪ROM等几种类型。1）一次可编程只读存储器（a）熔丝型存储单元

（b）结破坏型存储单元PROM一旦进行了编程，就不可能再修改了，所以称为一次可编程只读存储器2）可擦除可编程只读存储器（EPROM)总体结构与掩模ROM一样，但存储单元不同。图EPROM存储单元存储单元需用两只MOS管，集成度低，击穿电压高，速度较慢。EPROM的存储单元多采用叠栅注入MOS管（Stacked-gateInjectionMetal-Oxide-Semiconductor，简称SIMOS），它有两个栅极——控制栅和浮栅，控制栅与字线Wi相连，用以控制数据的读出和写入；浮栅没有引出线，被包裹在二氧化硅（SiO2）绝缘层中，用于长期保存注入电荷。图SIMOS管的结构图地址输入A0~A1227648K×8位EPROM地址输入A0~A12数据信号D0~D7VPPVCC138VSS图EPROM2764的引脚框图常用的EPROM有2716（2K×8位）、2732（4K×8位）、2764（8K×8位）和27512（64K×8位）等。3）电可擦除可编程只读存储器总体结构与掩模ROM一样，但存储单元不同存储单元数据的擦除和写入都是利用隧道效应，通过高压脉冲向浮置栅充，放电实现。4）快闪存储器编程和擦除操作不需要使用编程器，写入和擦除的控制电路集成于存储器芯片中图快闪存储器中叠栅MOS管的结构图图快闪存储器的存储单元4）ROM的应用1.用ROM实现组合逻辑函数从ROM的数据表可见： 若以地址线为输入变量，则数据线即为一组关于地址变量的逻辑函数地址译码A1A0地址数据A1A0D3D2D1D0000101011011100100111110地址译码电路是与逻辑阵列，而且是全译码；存储矩阵是或逻辑阵列。举例：选取有3位地址输入，4位输出的8×4位的ROM图逻辑函数的阵列图2.用ROM实现数学函数表ROM构成能实现函数

的运算表电路，x的取值范围为0～15的正整数。X3X2X1X0Y7Y6Y5Y4Y3Y2Y1Y0十进制数0000000000000000100000001100100000010040011000010019010000010000160101000110012501100010010036011100110001491000010000006410010101000181101001100100100101101111001121110010010000144110110101001169111011000100196111111100001225真值表图ROM实现函数的运算表电路3.随机存取存储器（RAM）随机存储器也叫可读写存储器。根据存储单元的工作原理不同，RAM可分为静态RAM（StaticRandomAccessMemory，简称SRAM）和动态的RAM（DynamicRandomAccessMemory，简称DRAM）两种。SRAM使用触发器作为存储元件，因而只要使用直流电源，就可存储数据。SRAM的特点是速度快，工作稳定，且不需要刷新电路，使用方便灵活。但由于它所用MOS管较多，致使集成度低，功耗较大，成本也高。在微机系统中，SRAM常用做小容量的高速缓冲存储器。DRAM使用电容作为存储单元，只有通过刷新对电容再充电，才能长期保存数据。DRAM的特点是集成度高，功耗低，价格便宜，但由于电容存在漏电现象，电容电荷会因为漏电而逐渐丢失，因此必须定时对DRAM进行充电刷新。在微机系统中，DRAM常被用做内存（即内存条）。当电源被移走后，SRAM和DRAM都会丢失存储的数据，因此RAM被归类为易失性存储器。1）结构与工作原理由存储矩阵、地址译码器和读/写控制电路三部分组成2）RAM的存储单元（1）SRAM的存储单元六管CMOS管组成静态存储单元。T1T4为SR锁存器，T5、T6为门控管；Xi=1时，所在行被选中，T５、T６导通，锁存器的Q和Q′端与位线Dj、D′j接通；Yj＝１时，所在列被选中，Tj、T′j导通，该列存储单元和读／写控制电路接通。（2）DRAM的存储单元动态存储单元是利用MOS管栅极电容可以存储电荷的原理存储单元以T２及其栅极电容C为基础构成，数据存于栅极电容C中。若电容C充有足够的电荷，使T２导通，这一状态为逻辑０，否则为逻辑１。数据经T5由Do输出。进行写操作时，R／W′为低电平，由于Yj为高电平，T４导通，输入数据Di经T４并由写入刷新控制电路反相，再经T１写入到电容器C中。这样，当输入数据为０时，电容充电；而输入数据为１时，电容放电。3）RAM的扩展位扩展方式适用于每片RAM,ROM字数够用而位数不够时接法：将各片的地址线、读写线、片选线并联即可

图RAM的位扩展方法示意图字扩展方式适用于每片RAM,ROM位数够用而字数不够时

图RAM字扩展方法示意图4.可编程逻辑器件（PLD）可编程逻辑器件（ProgrammableLogicDevice）是从20世纪70年代初发展起来的一种新型逻辑器件，发展过程中，先后出现了PROM、PLA、PAL、GAL、CPLD、FPGA等类型。随着微电子技术、超大规模集成电路技术、计算机辅助设计（CAD）技术的进步和发展，PLD器件功能越来越强大，应用越来越广泛。1）PLD的逻辑符号表示方法（a）与门（b）或门（c）输出恒等于0的与门（d）互补输出缓冲器（e）三态输出缓冲器2）可编程逻辑阵列PLAPLA中不需要包含输入变量的所有最小项，而是有多少个“与”门，就可以通过编程产生多少个乘积项。这些乘积项也不一定是最小项，而是由编程来确定。这样做显然提高了芯片的利用率。PLA是把PROM中的地址译码器改为可编程的“与”门阵列得到的器件。故PLA采用“与”门阵列和“或”门阵列均可编程的逻辑结构。3）PLA的逻辑阵列图虽然PLA的芯片利用率较高，但对于多输出函数则需要提取、利用公共的“与”项，设计的软件算法比较复杂。此外，PLA的两个阵列均为可编程的，不可避免地使编程后器件的运行速度下降了。图PLA的逻辑阵列图4）可编程阵列逻辑PAL

20世纪70年代末美国的单片存储器公司MMI率先推出PAL采用双极型熔丝工艺，只能编程一次；由可编程的与门阵列、固定的或门阵列和输出电路组成；具有多种输出结构。（1）PAL的基本电路结构图PAL的基本电路结构

举例：PAL实现下列逻辑函数。图逻辑函数阵列图（2）PAL的输出结构和反馈形式

根据PAL器件输出电路结构和反馈方式的不同，可将它们分成专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构、运算选通反馈结构等。（一）专用输出结构具有互补输出的专用输出结构（二）可编程输入/输出（可编程I/O）结构图可编程输入/输出结构（三）寄存器输出结构图寄存器输出结构通过反馈建立起Qn与Qn+1之间的逻辑关系。（四）带有异或门的输出结构图寄存器输出结构可编程输入端XOR控制输出极性XOR=0，Y与S同相；XOR=1，Y与S反相；（3）通用阵列逻辑GAL1985年，LATTICE公司在PAL结构基础上生产出的新一代可编程逻辑器件。采用E2CMOS工艺，可电擦除；使用电子标签技术对器件的编程资料进行管理。由可编程的与门阵列、固定的或门阵列和输出电路组成。每个输出位线上都具有相同的可编程输出结构——输出逻辑宏单元（OLMC）；采用结构控制字方式，实现OLMC输出组态配置。（1）GAL的电路结构（以GAL16V8为例）8个输入数据缓冲器

8个反馈缓冲器

8个输出三态缓冲器

1个时钟输入缓冲器

1个输出使能缓冲器

8个OLMC32行×64位的与阵列

（2）GAL的输出逻辑宏单元(OLMC)AC0、AC1(n)、XOR(n)、AC1(m)均为结构控制字中的一位数据，通过对结构控制字编程，可以设定OLMC的工作模式。三态多路开关（4选1）—用来从VCC、地、OE、第一与项中选择1个作三态使能输出多路开关（2选1）—AC0+AC1(n)=1，选中“Q端”；AC0+AC1(n)=0，选中“异或门输出”D触发器—存储异或门的输出信号反馈多路开关—用于从寄存器Q端、本级输出、邻级输出、地电平中选择一个作反馈缓冲器的输入信号5.CPLD、FPGA和在系统编程技术简介1）CPLD的结构

由GAL发展而来的大规模可编程逻辑器件（基本上是GAL的扩充），采用CMOS和可擦除E２

CMOS工艺（具有非易失性），延迟固定。图CPLD的基本结构图每个PAL/GAL组都称为一个逻辑阵列块（logicarrayblock，简称LAB）。每个LAB都可以交互连接于其它I/O（输入/输出）控制块，使用可编程互连阵列（ProgrammableInterconnectArray，简称PIA）来形成大逻辑功能。和PAL、GAL相似，CPLD也是基于“与、或”的体系结构。LAB中包含32到几百个宏单元。典型的宏单元具有一个“与”阵列、一个乘积项选择矩阵、一个“或”门、一个可编程寄存器部分。PIA由穿过CPLD芯片的导线，以及每个LAB中宏单元可以形成的连接组成。通过使用PIA，任何宏单元都可以连接到相同LAB内部的其它宏单元上，也可以连接到其它设备LAB中的宏单元上，或连接到其它I/O。其连接对于大多数CPLD是使用E2CMOS技术来生成的。2)现场可编程门阵列FPGA

由若干独立的可编程逻辑模块排列成行列方阵（可编程逻辑模块采用查找表技术实现组合逻辑），采用SRAM工艺（具有易失性），延迟不固定。图FPGA的基本结构图开关矩阵SM可编程连接点PIP布线FPGA内部的互连资源3）在系统可编程技术在系统编程是指用户可以在自己设计的目标系统上、为实现预定逻辑功能而对逻辑器件进行编程或改写。使用ISP技术可实现几乎所有类型的数字逻辑电路功能，使得在一块芯片上由用户自行实现大规模数字系统的设想成为现实，这是PLD设计技术发展中的一次重要变革。ISP技术及其系列产品有ispLSI、ispGAL和ispGDS，其显著特点是在系统可编程功能，它结合了可编程逻辑器件结构灵活、性能优越、设计简单等特点，为用户提供了传统的PLD技术无法达到的灵活性