微机原理 第6章

第5章处理器总线时序和系统总线1在前三章中，我们面向指令系统和汇编语言程序设计，介绍了8086CPU的内部结构。在这一章中，我们将面向系统组成，介绍8086的外部特性和它的总线时序。2教学重点①8086CPU的引脚功能②8086的典型时序知识点5.18086的引脚功能5.28086处理器时序5.3系统总线5.18086的引脚功能微处理器是微机系统中的核心部件，其外部特性表现在它的引脚信号上，并通过引脚的连接发挥作用。在学习芯片的引脚信号时，请关注以下几个方面：信号的功能－－即信号所起的作用。引脚信号的名称通常用英文单词或英文缩写来表示，它大致反映了该引脚的功能和特征，是我们记忆的基础。信号的流向－－即信号是从芯片流向外部（输出），还是从外部流向芯片（输入），抑或是双向。有效方式－－信号发挥作用时的特征。电平有效、边沿有效三态能力－－高电平、低电平和高阻5.1.18086CPU的两种组态当把8086CPU与存储器和外设连成一个计算机系统时，根据所连的存储器和外设的规模，8086可以有两种不同的组态：最小组态和最大组态。最小组态所谓最小组态，就是系统中只有一个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。最大组态最大组态是相对于最小组态而言的，最大组态用在中、大规模的微机应用系统中，在最大组态下，系统中可以只有一个微处理器，也可以有两个或两个以上的微处理器，其中一个为主处理器，即8086/8088CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。系统的控制信号由8288总线控制器给出。目前常用的是最大组态！8086微处理器是一个双列直插式、40个引脚的器件。8086的引脚图8086在两种组态下,8086引脚中的脚24~脚31有不同的名称和意义。括号中为最大组态时的名称。第33引脚MN/MX（Minimum/MaximumModeControl）接地，则处在最大组态，接到+5V电源，则处在最小组态，最大组态下24--31引脚的含义①

S2、S1、S0（BusCycleStatus）总线周期状态信号（输出，三态）在最大组态下，系统中的总线控制器8288就是利用这些状态信号来产生对存储器和I/O接口的控制信号的。（表5-1）8288总线控制器的连接8282S2S1S0性能000中断响应001读I/O口010写I/O口011暂存100取指令101读存储器110写存储器111无源状态表5－1最大组态下的总线周期这里对无源状态作一说明：从表5－1中可以看出，每一种S2S1S0的组合都对应一个具体的总线操作，除S2S1S0=111外，其余都称为有源状态。也就是说，在有源状态中，至少有一个信号为0，当为S2S1S0=111时，也就是一个总线操作即将结束，另一个总线周期还未开始时，称为无源状态，很显然，这时S2S1S0中任一信号的改变，都意味着一个新的总线周期的开始。无源状态ALE（AddressLatchEnable）地址锁存允许信号（输出）高电平有效。这是8288总线控制器提供给地址锁存器8282/8283的控制信号，把当前地址/数据复用总线、地址/状态复用总线上输出的地址信息，锁存到地址锁存器8282/8283中去。

8288主要控制总线的含义8282锁存器8288主要控制总线的含义（续）DT/R=1:数据由CPU经总线收发器8286/8287输出（发送）DT/R=0:数据经总线收发器8286/8287输入CPU（接收）DT/R（DataTransmit/Receive）数据发送/接收控制信号（输出）在最大组态时，为了增加数据总线的驱动能力，采用发送/接收接口芯片8286/8287。DEN（DataEnable）数据允许信号（输出）高电平有效。作为发送/接收接口片子8286/8287的输出允许信号。8288主要控制总线的含义（续）AD0AD7AD1...A0A1A7..B0B1B7..82868086DENOE数据总线输入线输出线DT/RT一片8286与8086及8288的连接82888288主要控制总线的含义（续）MRDC（MemoyReadCommand）:存储器读命令MWTC（MemoyWriteCommand）:存储器写命令IORC（I/OReadCommand）:I/O读命令IOWC（I/OWriteCommand）:I/O写命令这4个信号全是低电平有效的输出信号。②

RQ/GT0，RQ/GT1（Request/Grant）总线请求信号输入/总线请求允许信号输出（输入/输出）供CPU以外的2个处理器用来发出使用总线的请求信号和接收CPU对总线请求回答信号。RQ/GT0比RQ/GT1的优先级高。最大组态下24--31引脚的含义（续）③

LOCK总线封锁信号（输出，三态）低电平有效。有效时，表示CPU独占总线使用权，系统中的其它总线主设备不能获得对系统总线的控制。LOCK信号是由指令前缀LOCK产生的，在LOCK前缀后面的一条指令执行完毕之后，便撤消LOCK信号。在DMA方式，此线浮空。最大组态下24--31引脚的含义（续）④QS1，QS0（InstructionQueueStatus）指令对列状态信号（输出）两个信号组合起来提供指令对列的状态。（表5-2）QS1QS0性能00无操作01取走指令队列第一个字节10队列空11除第一个字节外，还取走了后续字节中的代码

最大组态下24--31引脚的含义（续）5.1.28086的引线两种组态下，名称和功能相同的32个引脚的含义①AD15~AD0（AddressDataBus）地址/数据复用引脚（输入/输出，三态）在DMA方式，此线浮空。同一引脚在不同时刻传送不同的信息，称为分时复用引脚功能相同的32个引脚的含义（续）②A19/S6~A16/S3（Address/Status）地址/状态复用引脚（输出，三态）S6始终为0，用以指示8086CPU当前与总线连通注意：在I/O操作时，这些地址不用，全为低电平。S5：用来指示中断允许标志位IF的状态S5=1，允许可屏蔽中断请求S5=0，禁止可屏蔽中断请求S4、S3共有四个组态，用以指明当前使用的段寄存器S4S3性能00使用ES01使用SS10使用CS11使用DS③

RD（Read）读信号引脚（输出，三态）在DMA方式，此线浮空。低电平有效。有效时，表示正在对存储器读或I/O读（取决于M/IO控制信号）。④

READY“准备好”信号引脚（输入）从所寻址的存储器或I/O设备发来的响应信号，高电平有效。当其有效时，表示内存或I/O设备准备就绪，马上就可以进行一次数据的传输。

READY信号由存储器或I/O端口根据其速度需要用硬件电路产生。功能相同的32个引脚的含义（续）⑤

INTR（InterruptRequest）可屏蔽中断请求信号引脚（输入）高电平有效。⑥

NMI（Non-MaskableInterrupt）非屏蔽中断请求信号（输入）是一个边沿触发信号，是一个由低到高的上升沿。⑦

TEST测试信号（输入）低电平有效，TEST信号与WAIT指令结合起来使用，CPU执行WAIT指令后，处于等待状态，当TEST引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。功能相同的32个引脚的含义（续）⑧

RESET复位信号（输入）高电平有效。8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作，而将CS设置为0FFFFH。⑨

CLK时钟信号（输入）8086的标准时钟频率为8MHZ。功能相同的32个引脚的含义（续）⑩VCC电源引脚，8086CPU采用单一的+5V电源该输入引脚电平的高、低决定了CPU工作在最小组态还是最大组态。

接+5V，最小组态；接地，最大组态。GND接地引脚，有两个。11MN/MX最小/最大组态控制（输入）12功能相同的32个引脚的含义（续）BHE/S7（BusHighEable/Status）

高8位数据总线允许/状态复用引脚（输出）13S7在当前的芯片设计中并未赋予实际的意义。功能相同的32个引脚的含义（续）最大组态典型配置最大组态典型配置在最大组态下，要用8288总线控制器来对CPU发出的控制信号（S2、S1、S0）进行变换和组合，以得到对存储器或I/O端口的读/写信号和对锁存器8282及总线收发器8286的控制信号。AD15~AD0BACK5.28086处理器时序指令周期、总线周期及时钟周期的概念及它们之间的联系

8086工作在最大组态下存储器读写时序重点掌握（1）什么是时序时序是计算机操作运行的时间顺序。5.2.1时序的基本概念（2）指令周期、总线周期及时钟周期一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕，所用的时间，称为相应指令的指令周期。由于指令的类型、功能不同，因此，不同指令所要完成的操作也不同，相应地，其所需的时间也不相同。也就是说，指令周期的长度因指令的不同而不同。①指令周期指令周期、总线周期及时钟周期CPU通过总线与内存或I/O端口之间，进行一个字节（或字）数据交换所进行的操作，称为一次总线操作，相应于某个总线操作的时间即为总线周期。②总线周期时钟周期是微机系统工作的最小时间单元，它取决于系统的主频率，系统完成任何操作所需要的时间，均是时钟周期的整数倍。时钟周期又称为T状态。③时钟周期指令周期、总线周期及时钟周期三种周期的联系一个指令周期由一个或几个总线周期组成，一个基本的总线周期由4个T状态组成，分别称为T1状态、T2状态、T3状态、T4状态。在每个T状态下，CPU完成不同的动作。在有些情况下，如果存储器或外设的速度跟不上CPU，在基本总线周期的T3和T4之间插入1个或多个附加时钟周期TW，TW又叫等待状态。

思考：应插入多少个Tw取决于什么因素？READY信号每条指令的功能不同，所需要进行的操作也不同，指令周期的长度也必不相同。但是，不同的指令所要完成的操作，都是由一系列的总线操作组合而成的。8086微机系统，能够完成的操作有下列几种主要类型：☆存贮器读或写☆I/O读或I/O写☆中断响应。2、8086CPU的典型时序按数据传输的方向来分，可将总线操作分为读操作和写操作两种类型；按照读/写的不同对象，总线操作又可分为存贮器读/写与I/O读/写操作，下面以8086工作在最大组态为基础分析8086的典型时序。1、存储器读周期和存储器写周期存储器读周期：T1状态：给出内存单元的20位地址信息和S2、S1、S0状态信息。从ALE引脚发出地址锁存信号将地址锁存。若系统中有数据总线收发器，则DT/R=0注意：ALE和DT/R是由总线控制器8288发出的。T2状态：在A19~A16线上出现状态信号S6~S3，AD15~AD0线进入高阻状态，以便为读入数据作准备。若系统中有数据总线收发器，则8288的DEN=1。

MRDC=0。存储器读周期（续）TW状态：在T3状态，采样READY线，若READY=0，则进入等待周期。T4状态：CPU对数据总线进行采样，从而获得数据。S2、S1、S0按照下一个总线周期的操作类型产生电平变化。存储器读周期（续）T3状态：内存单元将数据送到数据总线上。S2、S1、S0全部进入高电平（无源状态）最大组态存储器读周期时序8288产生*书有错！存储器写周期存储器写周期：DT/R=1，其他与存储读周期同。T2状态：CPU往AD15~AD0线发出数据。

AMWC（提前的存储器写信号）=0，

8288的DEN=1T1状态：TW状态T3状态：CPU继续提供状态信息和数据。MWTC（存储器写信号）=0。S2、S1、S0全部进入高电平（无源状态）T4状态：数据从数据总线上被撤除，各种控制信号线和状态信号线进入无效状态。S2、S1、S0按照下一个总线周期的操作类型产生电平变化。存储器写周期（续）*书有错！最大组态存储器写周期时序111110T4T3T2T1A15～A8A19～A16S6～S3由8288产生ALES2*～S0*CLKA19/S6～A16/S3A15～A8DEN写命令AD7～AD0A7～A0输出数据DT/R*AMWTC*MWTC*2、I/O读周期和I/O写周期I/O接口电路的工作速度较面慢，往往要插入等待状态。a）T1期间8086发出16位地址信息，A19~A16为0，同时S0~S2的编码为I/O操作。b）在T3周期采样的READY为低电平，插入一个等待周期TW状态。c）8288发出读写命令为IORC和AIOWC（IOWC未用）和存储器读写周期的时序基本相同，不同之处为：3、空转周期只有在CPU与存贮器或I/O端口之间传送数据时，CPU才执行相应的总线操作，而当它们之间不传送数据时，则进入总线空转周期。空转周期是指在两个总线周期之间的时间间隔。包含一个到多个时钟周期在总线空转周期内，CPU的各种信号线上的状态维持不变。要注意的是，总线空操作并不意味着CPU不工作，只是总线接口部件BIU不工作，而总线执行部件EU仍在工作，如进行计算、译码、内部寄存器之间传送数据等。实质上总线空操作期间，是BIU对EU的一种等待。4、中断响应周期（对可屏蔽中断）5、系统的复位6、CPU进入和退出保持状态的时序BACK5.3系统总线5.3.1概述总线是一组信号线的集合，是一种在各模块之间传送信息的公共通道总线是各部件联系的纽带在微机系统中，利用总线实现芯片内部、印刷电路板各部件之间、机箱内各插件板之间、主机与外部设备之间或系统与系统之间的连接与通信。采用总线结构之后，使系统中各功能部件间的相互关系转变为各部件面向总线的单一关系，一个部件（功能板／卡）只要符合总线标准，就可以连接到采用这种总线标准的系统中，从而可以简化系统设计、简化系统结构、提高系统可靠性、易于系统的扩充和更新等等。1、总线的分类按总线功能来划分可分为:地址总线数据总线控制总线根据所处的位置不同，总线可以分为：片内总线位于微处理器芯片的内部，用于算术逻辑单元ALU与各种寄存器或者其它功能单元之间的相互连接。片总线（元件级总线或局部总线）各种板、卡上实现芯片间相互连接的总线。总线的分类（续）内总线（板级总线、系统总线）计算机机箱内部，用于连接微机各功能部件插卡的总线称为系统总线。系统总线在计算机主板上，以几个并列的扩展插槽形式提供给用户。如PC总线、AT总线（ISA总线）、PCI总线、AGP总线等

总线