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文档简介

双极型集成电路制造工艺1电学隔离所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。（1）反偏PN结隔离（2）全介质隔离（3）混合隔离元件（1）反偏PN结隔离

通过外延，选择性扩散等工艺方法，将芯片划分为若干个由P区包围的N型区，P区接电路中的最低电位，使PN结反偏。利用反偏PN结对器件进行隔离。P衬底NNNP＋P＋接电路中的最低电位反偏PN结隔离工艺简单占芯片面积较大且受反向漏电影响，隔离效果不是最佳寄生电容较大MOSFET可以利用自身的PN结实现电学隔离（2）全介质隔离

用SiO2将要制作元件的N型区（或P型区）包围起来，实现隔离

NNSiO2多晶硅全介质隔离

隔离效果好工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率低，成本高 （主要用于高压和抗辐射等特殊领域的集成电路）（3）混合隔离

元件四周采用介质隔离，而底部用反偏PN结隔离P衬底NNN接电路中的最低电位SiO2混合隔离

可以使元件的图形尺寸缩小，芯片面积利用率得到提高， （现已广泛采用这种方法）

在保证电路正常的工作情况下，尽量减少隔离岛的数目，是IC版图设计中必须考虑解决的问题埋层（埋层氧化）2pn结隔离集成电路工艺流程初始氧化，热生长厚度约为500～1000nm的氧化层（提供集电极电流的低阻通路）埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定隔离（隔离氧化）PSiO2N+N隔离（隔离光刻）PSiO2N+N隔离（隔离扩散）PSiO2N+NP+P+隔离（去氧化层）PN+NP+P+基区（基区氧化）PSiO2N+NP+P+基区（基区光刻）PSiO2N+NP+P+基区（基区扩散）PSiO2N+NPP+P+基区（去氧化层）PN+NPP+P+发射区（发射区氧化）PSiO2N+NPP+P+发射区（发射区光刻）PSiO2N+NPP+P+发射区（发射区扩散）PSiO2N+NPN+N+P+P+发射区（去氧化层）PN+NPN+N+P+P+金属连线（引线氧化）PSiO2N+NPN+N+P+P+金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+金属连线（蒸铝）PSiO2N+NPN+N+P+P+金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使Al与接触孔中的硅形成良好的欧姆接触，一般是在

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