模拟电路设计几点注意事项

模拟电路设计中

几点注意事项陈诚2003年12月24日ASIC&SystemStateKeyLab.，FudanUniversity1ASIC&SystemStateKeyLaboratory,FudanUniversity主要内容高频信号驱动问题版图中大电流设计问题退耦电容的问题封装时bondwire的问题电源连错的问题电平高于电源电压的问题PAD本身对外的驱动问题版图中电阻的计算问题后仿真问题2ASIC&SystemStateKeyLaboratory,FudanUniversity高频信号驱动问题模拟信号：请确保输出到输入间的连线不能过长，越近越好，包括输出到PAD。另外做好屏蔽数字信号：从输出到输入间连线要尽量短，如果不行，则请确保输出驱动有足够的能力，同样包括输出到PAD。如果没办法估计连线的长度，则按保守做法加大输出驱动3ASIC&SystemStateKeyLaboratory,FudanUniversity版图中大电流设计问题请特别检查1mA以上的电流连线，一般1um的线宽可以流经1mA的电流，保守做法是设计1.5um甚至2.0um如果电源线特别是模拟电源线需要经过“长途跋涉”才能从PAD到达电路，那么需要评估电源在连线上的压降以及对电路的影响4ASIC&SystemStateKeyLaboratory,FudanUniversity退耦电容的问题为什么要加退耦电容？以保持电压信号的稳定性什么地方要加退耦电容？电源和地之间需稳定的直流电平与电源（地）之间怎么加退耦电容？电容用MOS管来实现即可，理论上加越多越好，以不增加芯片面积为好。用很多MOS管并联来实现大电容，每个晶体管W和L均取几微米比较合适。5ASIC&SystemStateKeyLaboratory,FudanUniversity封装时bondwire的问题会对高频信号和大电流信号产生影响6ASIC&SystemStateKeyLaboratory,FudanUniversity电源连错的问题

电路中出现多电源时，高低电平搞混，有时候即使是仿真也不容易发现

7ASIC&SystemStateKeyLaboratory,FudanUniversity电平高于电源电压的问题出现在电路内部时保持栅源（漏）电压不能过大出现在芯片外部时用特定设计的PAD，因为一般的PAD都有上下限幅保护8ASIC&SystemStateKeyLaboratory,FudanUniversityPAD本身对外的驱动问题模拟PAD靠的是core电路的驱动数字PADPAD本身有驱动电路，在设计时保守的做法是要注意选用大一些驱动能力的，比如10mA以上驱动电流，因为你不知道外面的负载会有多大

9ASIC&SystemStateKeyLaboratory,FudanUniversity版图中电阻的计算问题10ASIC&SystemStateKeyLaboratory,FudanUniversity后仿真问题部分提取部分连线部分模块用Eldo（Mentor公司）仿真.optioneldo_rc_reduce简化电阻电容.optioneldo_rc_port=“rcnet1rcnet2”保留某些关键节点防止简化11ASIC&SystemStateKeyLaboratory,FudanUn