verilog总线接口模块的设计

2023/2/41第七章较复杂时序逻辑电路设计实践概述1.一个简单的状态机设计－－序列检测器序列检测器就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标志输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“110010010000100101…”，则如表所示。时钟12345678910111213141516171819X110010010000100101…Z000001001000000010…西安电子科技大学

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雷达信号处理国防科技重点实验室第七章较复杂时序逻辑电路设计实践－－序列检测器设计2023/2/44Moduleseqdet(x,z,clk,rst);Inputx,clk,rst;Outputz;Reg[2:0]state;A=3’d1,Wirez;ParameterIDLE=3’d0,A=3’d1,B=3’d2,C=3’d3,D=3’d4,E=3’d5,F=3’d6,G=3’d7,Assignz=(state==D&&X==0)?1:0;always@(posedgeclkornegedgerst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE:if(x==1)state<=A;A:if(x==0)state<=B;B:if(x==0)state<=C;C:if(x==1)state<=D;elsestate<=G;D:if(x==0)state<=E;elsestate<=A;

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E:if(x==0)state<=C;elsestate<=A;F:if(x==1)state<=A;elsestate<=B;G:if(x==1)state<=F;elsestate<=G;default:state<=IDLE;endcaseendmodule

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雷达信号处理国防科技重点实验室较复杂时序逻辑电路设计实践－－序列检测器设计2023/2/47

设计两个可综合的电路模块:第一个模块能把4位的平行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，d_ena为数据输入的使能信号。第二个模块能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第N条线路为高电平。第七章较复杂时序逻辑电路设计实践

2.并行数据流转换为一种特殊串行数据流模块的设计。西安电子科技大学

雷达信号处理国防科技重点实验室2023/2/48通信协议：scl为不断输出的时钟信号，如果scl为高电平，sda由高变低，串行数据流开始；如果scl为高电平时，sda由低变高，串行数据结束。sda信号的串行数据位必须在scl为低电平时变化，若变为高则为1，否则为0。第七章较复杂时序逻辑电路设计实践

2.并行数据流转换为一种特殊串行数据流模块的设计。西安电子科技大学

雷达信号处理国防科技重点实验室2023/2/49－复杂数字系统设计实践之一第8章讲I2C总线接口模块的设计西安电子科技大学

雷达信号处理国防科技重点实验室2023/2/4101.二线制I2CCMOS串行EEPROM的简介

串行EEPROM一般具有两种写入方式，一种是字写入方式，还有一种是页写入方式，允许在一个周期内同时对一个字到一页的若干字节进行编程写入。一页的大小取决于芯片内页寄存器的大小。在这里只编写串行EEPROM的一个字的写入和读出方式的VerilogHDL的行为模型代码。西安电子科技大学

雷达信号处理国防科技重点实验室2023/2/4112.总线特征介绍西安电子科技大学

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雷达信号处理国防科技重点实验室2.I2C总线特征介绍2023/2/413西安电子科技大学

雷达信号处理国防科技重点实验室3.二线制I2CCMOS串行EEPROM的写操作2023/2/4143.二线制I2CCMOS串行EEPROM的读操作西安电子科技大学

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雷达信号处理国防科技重点实验室EEPROM的VerilogHDL程序2023/2/416西安电子科技大学

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雷达信号处理国防科技重点实验室EEPROM的VerilogHDL程序2023/2/422简化的RISC_CPU设计西安电子科技大学

雷达信号处理国防科技重点实验室2023/2/423简化的RISC_CPU设计西安电子科技大学

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