计算机组成原理期末考试试卷

计算机组成原理期末考试一试卷（1）一．选择题（以下每题有且仅有一个正确答案，每题2分，共20分）1．假设以下字符码中最后一位为校验码,若是数据没有错误,则采纳偶校验的字符码的是____。A。11001011B。11010110C。11000001D。110010012．在定点二进制运算器中，减法运算一般经过

______来实现。A.补码运算的二进制加法器

B.补码运算的二进制减法器C。补码运算的十进制加法器

D.原码运算的二进制减法器3．以下关于虚构储藏器的说法,正确的选项是_B___。提升了主储藏器的存取速度扩大了主储藏器的储藏空间，并能进行自动管理和调换提升了外储藏器的存取速度D。程序执行时，利用硬件完成地址照射4．以下说法正确的选项是

__B__。A。储藏周期就是储藏器读出或写入的时间B.双端口储藏器采纳了两套互相独立的读写电路

,实现并行存取C.双端口储藏器在左右端口地址码不同样时会发生读

/写矛盾D。在cache中，任意主存块均可照射到

cache中任意一行

,该方法称为直接照射方式5．单地址指令中，为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个操作数一般采纳__C__寻址方式.A。货仓

B。立刻

C.隐含

D。间接6．指令系统中采纳不同样寻址方式的目的主若是

___D___

。A．实现储藏程序和程序控制B．供给扩展操作码的可能并降低指令译码难度C．可以直接接见外存D。缩短指令长度,扩大寻址空间,提升编程灵便性7．以下说法中，不吻合RISC指令系统特色的是__B__。指令长度固定，指令种类少寻址方式种类尽量少，指令功能尽可能强C。增添存放器的数量，以尽量减少访存的次数采用使用频率最高的一些简单指令，以及很实用但不复杂的指令8．指令周期是指___C___。A．CPU从主存拿出一条指令的时间B．CPU执行一条指令的时间C．CPU从主存拿出一条指令加上执行这条指令的时间D．时钟周期时间9．假设微操作控制信号用Cn表示，指令操作码译码输出用Im表示，节拍电位信号用Mk表示，节拍脉冲信号用Ti表示，状态反响信息用Bi表示,则硬布线控制器的控制信号Cn可描述为__D__。A.CnfIm,TiB。CnfIm,BiC。CnfMk,Ti,BiD.CnfIm,Mk,Ti,Bi10．以下关于PCI总线的描述中，正确的选项是__A__.A。PCI总线的基本传输体系是猝发式传达B。以桥连接实现的PCI总线构造不允好多条总线并行工作C。PCI设备必然是主设备D。系统中同意只有一条PCI总线二．填空题（以下每空2分,共32分)1．IEEE754标准的32位规格化浮点数，所能表达的最大正数为____[1(1223)]2128_______.2．对储藏器的要求是容量大,___速度快___，成本低。为认识决这方面的矛盾，计算机采用多级储藏系统构造。3．DRAM储藏器之因此需要刷新是因为_____有信息电荷泄露，需如期增补。4．有静态RAM与动向RAM可供选择,在组成大容量主存时,一般就选择_动向RAM_。5．在集中式总线仲裁中，___独立央求方式______方式响应最快，___菊花链盘问______方式对电路故障最敏感.6．某CRT

的分辨率为

1024

1024，灰度级为

256，帧频为

75Hz，则刷存总带宽应为___________MB/s。7．

Pentium系统有两类中止源：由

CPU外面的硬件信号惹起的称为中止

,它又可分为

___可障蔽中止

________和____非障蔽中止

_______；由指令执行惹起的称为

___异常____，此中一种是执行异常

,另一种是

_____执行软件中止指令

_________。8．中止接口电路中的

EI触发器的作用是

_____可否同意中止源的中止央求被发出

____，RD触发器的作用是

____外设准备好时发出就绪信号

_______，DMA

控制器中的内存地址计数器的作用是

_存放内存中要交换的数据块的首地址。9．字节多路通道可同意每个设备进行__传输__型操作，数据传达单位是___字节.三．简答题（共24分）1．（8分)设浮点数的阶码为4位（补码表示,含阶符)，尾数为6位（补码表示，含尾符)，x，y中的指数、小数项均为二进制真值。x2010.1101，y211(0.1010)，求xy.解:xy2010(0.11010)x0001,0.11010y0011,1.011001）求阶差对阶E[Ex]补[Ey]补000111011110（2）010故Mx需右移2位变成：0.00110(10)2）尾数用双符号位乞降00.00110(10)11.0110011.10010(10)3）规格化左规为:11.00101(0)，指数为00104）因此有:xy2010(0.11010)2．(8分）某机器字长16位,主存容量为64K字，共64条指令,试设计单地址单字长指令格式，要求操作数有立刻数、直接、变址和相对寻址

4种方式

,并写出寻址模式定义和在每种寻址方式下的有效地址计算公式。

答：由于有

64条指令故操作码

OP字段占

6位；寻址模式字段

X占

2位;节余

8位留给

D字段，故指令格式为

:15～10

9

～8

7

～0OP

X

DX=00，立刻数寻址D=操作数X=01，直接寻址EA=DX=10，变址寻址EA=（R）+D，R为16位变址存放器X=11，相对寻址EA=（PC）+D，PC为16位程序计数器3．（8分)一盘组共11片，每片双面记录，最上最下两个面不用。内外磁道直径分别为10、14英寸，道密度为100道/英寸,数据传输率为983040字节/秒，磁盘组的转速为3600转/分。设每个记录块记录1024字节，现某计算机系统挂接16台这样的磁盘，试设计适合的磁盘寻址格式，并计算该系统总储藏容量。四．解析与设计题(从以下3题中选做2题，共24分）1．

(12分)假设储藏器的容量为

32字,字长

64位,现已用若干储藏芯片组成

4个模块M0

M3，每个模块

8个字.1）试分别用次序方式和交错方式构造储藏器，要求画图并说明.2）设初步地址为00000，那么在交错方式中，第26号字储藏单元的地址是多少?3）若储藏周期为200ns，数据总线宽度为64位，总线传达周期为50ns，求交错储藏器方式中，储藏器的带宽是多少？2．（12分)流水线中有三类数据相关矛盾：写后读（RAW)、读后写(WAR)和写后写（WAW)相关，某CPU拥有五段流水线IF(取指令）、ID（指令译码和取存放器操作数）、EXEALU执行）、MEM（访存）和WB（结果写回存放器）,现有按以下次序流入流水线的指令组：I1SUBR2,R1,R3；R2R1R3I2ANDR5,R2,R4;R5R2andR4I3ORR7,R6,R2;R7R6orR2I4ADDR7,R2,R2；R7R2R21）判断存在哪一各种类的数据相关。2）假设采纳将相关指令延缓到所需操作数被写回存放器堆后再进行ID的方式来解决上述矛盾，那么办理器执行这4条指令共需要多少个时钟周期？要求用表格方式解析。3．（12分)某计算机微程序控制器控制储藏容量为25632位,共71个微操作控制信号,组成了5个相斥的微命令组，各组分别含有4、8、17、20和22个微命令.以下列图给出了其部分微指令序列的转移状况，方框内的字母表示一条微指令,分支点a由指令寄存器的IR5,IR6两位决定,更正A5A6,分支点b由条件码标记C0决定,更正A4.现采纳判断方式实现微程序的次序控制。1）给出采纳判断方式的水平型微指令格式。2）假设微指令A和F的后继地址分别为10000000和11000000，试给出微指令C、E和G的二进制编码地址。3）画出微地址转移逻辑表达式和电路图.AIR5IR600IR5IR601IR5IR610IR5IR611aBCDEC00C01bFG五．选择题（以下每题有且仅有一个正确答案，每题2分，共20分）12345678910DABBCDBCDA六．填空题(每空2分，共20分）1．[1(1223)]21282．速度快3．有信息电荷泄露，需如期增补4．动向RAM5．独立央求方式，菊花链盘问方式6．757．可障蔽中止,非障蔽中止,异常，执行软件中止指令8．可否同意中止源的中止央求被发出，外设准备好时发出就绪信号，存放内存中要交换的数据块的首地址9．传输,字节七．简答题(每题5分,共10分）1．解：xy2010(0.11010)x0001,0.11010y0011,1.011005）求阶差对阶E[Ex]补[Ey]补000111011110（2）010故Mx需右移2位变成：0.00110(10)6）尾数用双符号位乞降00.00110(10)11.0110011.10010(10)7）规格化左规为：11.00101(0)，指数为00108）因此有：xy2010(0.11010)2．因为有64条指令故操作码OP字段占6位；寻址模式字段X占2位；节余8位留给D字段，故指令格式为：15～109～87～0OPXDX=00，立刻数寻址D=操作数X=01，直接寻址EA=DX=10,变址寻址EA=（R）+D，R为16位变址存放器X=11,相对寻址EA=（PC)+D,PC为16位程序计数器3．解：NC/r983040360016384B60因此,扇区数16384102416故，表示磁盘地址格式的全部参数为:台数16，记录面20,磁道200,扇区数16,由此可得磁盘的地址格式为：20～1716～98～43～0台号柱面号盘面号扇区号磁盘的总储藏容量为:162020016384B1048576000B八．解析与设计题（共35分）1．解：1）图略2）第26号储藏单元的地址为：交错方式：110103）q64bit4256bittT(m1)200350ns3.5107s350Wq/t256/(3.5107)7.3108bit/s。解：1）I1和I2I3之间存在RAW数据相关I3和I4之间存在WAW数据相关2）以下表所示：时钟1234567891011周期I1IFIDEXEMEMWBI2IFIDEXEMEMWBI3I