第5章Verilog设计深入

第5章

Verilog设计深入

5.1过程中的两类赋值语句

5.1.1阻塞式赋值

5.1.2非阻塞式赋值

5.2过程结构总结1.过程语句为一无限循环语句2.过程中的语句具有顺序和并行双重性

3.过程语句本身是并行语句

4.过程中只允许描述对应单一时钟的同步时序逻辑

5.不完整条件语句与时序电路的关系

电路活动的并发性硬件电路的不同部分是同时工作的。在同一时刻，电路中不同位置的信号可能同时发生变化，这就是硬件电路的并发性(concurrents)。因此assign语句是并行执行的。在同步时序电路中，当一个时钟信号到来时，相连的所有触发器都会动作，要描述这一特性，必须使相应的赋值同时完成。因此在用always过程块中来描述时序电路时，VerilogHDL就规定了非阻塞赋值语句的同时、并行性。HDL描述中的并发性always过程的描述相当于一个进程。assign语句可以等效描述为一个always过程块。

always@(a,b,c)begindout=a&b|c;

end显然一个模块描述中的多个assign语句或always过程都应是并行执行的。整个数字电路或系统可看成是一个相互间通信的并发进程的集合。assigndout=a&b|c;并发性与赋值操作：例assign与非阻塞赋值的并行性assignQ1=A|B;assignQ2=B^C;assignQ1=C&A;过程描述always@(A,B,C)begin

Q1<=A|B;Q2<=B^C;Q1<=C&A;endassign描述Q1赋值发生冲突，不允许语法允许，Q1赋值仅最后一次生效阻塞/非阻塞赋值(1)在过程赋值中，阻塞赋值是理想化的数据传输，赋值不需要时间，立即完成，与通常软件描述语言中的赋值操作类似；而对非阻塞赋值，VerilogHDL假定等号右边的表达式向左边变量的赋值不是立即的，而是需要一个延时δ，δ是从过程启动到结束之间的延迟。因此非阻塞赋值语句左边的变量要在过程结束时（延时δ后）才能获得赋值，若有多条非阻塞赋值语句，则在延时δ后同时完成赋值。阻塞/非阻塞赋值(2)但always过程块中的语句又都被称为顺序语句，顺序语句是依“顺序”执行的。可以这样理解非阻塞赋值：等号右边的表达式的计算是按顺序的，当执行到该语句时被计算，但等号左边变量获得赋值则要等过程结束，δ时延之后。因此，过程中的非阻塞赋值语句具有顺序与并行的双重性。这样的语义规则主要是为了满足描述电路实际中并发特性的需要。阻塞vs.非阻塞赋值(1)M1=1;M2=1&1=1;Q=1;M1=1;M2=1&0=0;Q=0|0=0;A=0−>1,B=0−>1always@(A,B,C)begin

M1=A;M2=B&M1;Q=M1|M2;end非阻塞式赋值示例always@(A,B,C)begin

M1<=A;M2<=B&M1;Q<=M1|M2;end阻塞式赋值示例阻塞vs.非阻塞赋值(2)moduleDFF3(CLK,D,Q);

outputQ;inputCLK,D;rega,b,Q;always@(posedgeclk)begina<=D;b<=a;Q<=b;endendmodule阻塞赋值示例moduleDFF3(CLK,D,Q);

outputQ;inputCLK,D;rega,b,Q;always@(posedgeclk)begina=D;Q=b;b=a;b=a;Q=b;a=D;endendmodule非阻塞赋值示例阻塞vs.非阻塞赋值(3)当一个always过程块中同时包含阻塞与非阻塞赋值语句时，非阻塞赋值会在阻塞语句都执行完毕后再一起执行。下列代码中b1较a1更早被赋值！always

@(*)

begin

if(in1==1)…//第1行a1<=4’B1010;//第2行…

if(in2==0)…//第15+n行…b1=4’B0011;//第30+m行…

end5.1过程中的两类赋值语句

5.1.3深入认识阻塞赋值和非阻塞式赋值的特点

5.1过程中的两类赋值语句

5.1.3深入认识阻塞赋值和非阻塞式赋值的特点

阻塞vs.非阻塞赋值(5)一般用阻塞赋值描述组合逻辑；非阻塞赋值描述同步时序逻辑中边沿敏感的操作。由于阻塞赋值语句的书写顺序影响电路综合结果，一般时序电路描述时不建议使用。可以在一个always过程中对同一变量进行多次阻塞式赋值；但对同一变量的多次非阻塞式赋值，起作用的是最后一次。只有当语句的执行次序不影响结果时，阻塞和非阻塞赋值才是等价的。不要在一个always块中混合使用阻塞和非阻塞赋值。完整vs.不完整条件语句（1）

完整vs.不完整条件语句（2）5.25.25.3移位寄存器设计

5.3.1含同步预置功能的移位寄存器设计

杭州电子科技大学EDA技术20移位寄存器(1)

可以用来寄存数据与代码，还可以用来实现数据的串行—并行转换、数值的运算以及数据的处理。是计算机的主要部件之一。数据可以在时钟脉冲作用下一次逐位右移或左移。4.3

基本时序电路描述杭州电子科技大学EDA技术21移位寄存器(2)右移寄存器Q3Q2FF2DFF3DFF1DQ1R0FF0DQ0RiQ0Q1Q2Q3RD清04.3

基本时序电路描述杭州电子科技大学EDA技术22移位寄存器设计含同步预置功能的移位寄存器

4.3基本时序电路描述moduleSHFT1(CLK,LOAD,DIN,QB);//右移移位寄存器

outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)begin

if(LOAD)REG8<=DIN;

elseREG8[6:0]<=REG[7:1];endassignQB=REG[8];//always过程块与assign语句并行执行endmodule5.3移位寄存器设计

5.3.2模式可控的移位寄存器设计

5.3移位寄存器设计

5.3.2模式可控的移位寄存器设计

5.3移位寄存器设计

5.3.3使用移位操作符设计移位寄存器

V>>n与V<<n表示将变量V中的数据右/左移n

位，移出的位用0填补。5.3移位寄存器设计

符号数的移位操作符：

5.3移位寄存器设计

5.3.3使用移位操作符设计移位寄存器

5.4乘法器设计及相关语句应用5.4.1参数定义关键词parameter杭州电子科技大学EDA技术29设计重用通过parameter定义在设计时设置可变参数，可使所设计的电路模块成为可参数化的，不仅可提高代码的可读性和可维护性，也便于设计重用。设计的可重用性是提高设计效率、降低设计成本的手段，对实际工程设计有重要意义。通常将数据位数、总线宽度等参数用parameter定义。5.4乘法器设计及相关语句应用5.4.2整数型寄存器类型定义

5.4乘法器设计及相关语句应用5.4.3for语句用法

5.4乘法器设计及相关语句应用5.4.3for语句用法

5.4乘法器设计及相关语句应用5.4.4repeat语句用法

5.4乘法器设计及相关语句应用5.4.5while语句用法

5.4乘法器设计及相关语句应用5.4.5while语句用法

5.5if语句一般用法

5.5if语句一般用法

5.5if语句一般用法

5.5if语句一般用法

5.5if语句一般用法

5.6三态与双向端口设计5.6.1三态控制电路设计

5.6三态与双向端口设计5.6.2双向端口设计

杭州电子科技大学EDA技术43双向端口应用双向端口一般用于总线接口器件

5.3三态门与双向端口5.6三态与双向端口设计5.6.2双向端口设计

5.6三态与双向端口设计5.6.2双向端口设计

5.6.3三态总线控制电路设计

5.6三态与双向端口设计5.6.3三态总线控制电路设计

5.6三态与双向端口设计5.6.3三态总线控制电路设计

5.7模可控计数器设计

5.7.1同步加载模型设计

5.7模可控计数器设计

5.7.1同步加载模型设计

5.7模可控计数器设计

5.7.2异步加载模型设计

5.7模可控计数器设计

5.7.2异步加载模型设计

5.7模可控计数器设计

5.7.3异步清0加载模型设计

5.7模可控计数器设计

5.7.3异步清0加载模型设计

5.7模可控计数器设计

5.7.4同步清0加载模型设计

5.8半整数与奇数分频电路设计5.8半整数与奇数分频电路设计5.8半整数与奇数分频电路设计5.9Verilog的描述风格

5.9.1RTL描述5.9.2行为描述

5.9Verilog的描述风格

5.9.3数据流描述

5.9.4结构描述实验与设计5-1半整数与奇数分频器设计5-2模可控计数器设计

实验与设计5-3VGA彩条信号显示控制电路设计

实验与设计5-3