EDA技术及应用-第2章 可编程逻辑器件new

第2章可编程逻辑器件2．1．可编程逻辑器件概述

2．2CPLD的结构与工作原理

2．3Xilinx公司XC4000系歹UFPGA简介

2．4CPLD／FPGA开发应用选择思考题与习题.20世纪80年代以来出现了发展迅猛的新型集成电路，可编程逻辑器件(ProgrammableLogicDevices，PLD)。它们是一种由用户根据自己要求来构造逻辑功能的数字集成电路。一般可利用计算机辅助设计，即用原理图、状态机、布尔方程、硬件描述语言(HDL)等方法来表示设计思想。经一系列编译或转换程序，生成相应的目标文件，再由编程器或下载电缆将设计文件配置到目标文件中。2．1．可编程逻辑器件概述.（1〕最早的可编程逻辑器件(ProgrammableLogicArray，PLA)组成--全译码的与阵列可编程的或阵列其阵列规模大、速度低，主要用途是作为存储器。(2)可编程逻辑阵列(ProgrammableArrayLogic，PAL)

组成--可编程的与阵列可编程的或阵列(固定)它由可编程的与阵列和固定的或阵列组成。2．1．可编程逻辑器件概述PALPLA.2.2.3PROM可编程原理PROM表达的PLD阵列图.2.2.4PALPAL结构：PAL的常用表示：.2.2.7GAL寄存器输出结构寄存器模式组合双向输出结构.2．1．可编程逻辑器件概述(3)通用阵列逻辑(GenericArrayLogic，GAL)熔丝编程方式。具有可擦除、可重复编程、数据可长期保存和可重新组合结构等优点。GAL比PAL使用更加灵活，因而在20世纪80年代得到广泛的应用。.2．1．可编程逻辑器件概述(4)可编程门阵列(FieldProgrammableGateArray，FPGA)a)它是一种新型的高密度PLD。内部由许多独立的可编程逻辑模块组成，逻辑块之间灵活地相互连接。b)具有密度高、编程速度快、设计灵活等可再配置设计能力等许多优点。c)器件的可用逻辑门数超过了百万门，并出现了内嵌复杂功能模块(如加法器、乘法器、RAM、CPU核、DSP核、PLI。等).2.1.2目前流行可编程器件的特点(2)低功耗(3)模拟可编程(4)含多种专用端口和附加功能模块的FPGA(1)大规模.2.1.3可编程逻辑器件的基本结构和分类1．可编程逻辑器件的基本结构可编程逻辑器件的基本结构是:

组成------与阵列和或阵列(核心)输入缓冲电路和输出电路-------------------------------------------------------------与阵列用来产生乘积项或阵列用来产生乘积项之和形式的函数。输入缓冲电路可以产生输入变量的原变量和反变量输出结构可以是组合输出、时序输出或是可编程输出.2.1.3可编程逻辑器件的基本结构和分类2．可编程逻辑器件的分类可编程逻辑器件的分类按其复杂程度及结构的不同，可编程逻辑器件一般可分为4种：SPLD、CPLD、FPGA和ISP器件。简单可编程逻辑器件(SPLD)包括可编程只读存储器(PROM)、可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)通用阵列逻辑(GAL)。GALl6V8GAL22V10.2.2.4PAL一种PAL16V8的部分结构图.2.2.5GAL图2-18GAL16V8的结构图.(2)复杂可编程逻辑器件复杂PLD为逻辑板块编程，即以逻辑宏单元部的与或阵列和外围的输入／输出模块。不但实现了除简单逻辑控制之外的扩大了在整个系统中的应用范围和扩展性。.（3〕现场可编程门阵列(FPGA)是由用户自行定义配置的高密度专用集成电路它将定制的VLSI电路的单片逻辑集成优点和用户可编程逻辑器件的设计灵活、工艺实现方便、产品上三处结合起来；器件采用逻辑单元阵列结构，静态随机存取存储工艺，设计灵活，可重复编程，并可现场模拟调试验证。.（4〕在系统编程〔ISP〕逻辑器件在系统可编程逻辑器件〔IN-SystemProgrammablePLD）在系统可编程(ISP)逻辑器件结合传统的PLD器件的易用性、高性能和FPGA的灵活性、高三特点，可在系统内进行编程。.3可编程逻辑器件的互连结构PLD的互连结构有确定型和统计型两类4可编程逻辑器件的编程特性及编程元件可编程逻辑器件的编程特性有一次可编程和重复可编程两类.2.1.4PLD相对于MCU的优势所在(1)运行速度(2)复位(3)程序“跑飞”1．MCU经常面临的难题.2.1.4PLD相对于MCU的优势所在(1)高速性(时钟延迟仅纳秒级)(2)高可靠性(下载于同一芯片中)(3)编程方式(采用JTAG在系统配置编程方式)2．CPLD／FPGA的优势(4)标准化设计语言(标准的硬件描述语言).2.2CPID的结构与工作原理PLD(ErasablePLD)，其基本结构与PAL／GAL相仿，但集成度要高得多。近年来器件密度越来越高，所以许多公司把原来的EPLD的产品改称为CPLD，但为了与FPGA、加以区别，限定采用EPROM结构实现较大规模的PLD称为CPLD。.2.2.1CPLD的基本结构可以认为CPLD是-----------将多个可编程阵列逻辑(PAL)器件集成到一个芯片，具有类似PAL性能。CPLD器件中至少包含三种结构：可编程逻辑功能块(FB)可编程I／O单元可内部连线(FB中包含有乘积项、宏单元等。).2.2.2Altera公司MAX7000系列CPLD简介

MAX7000系列是高密度、高性能的CMOSCPLDMAX7000系列提供600到5000可用门b)引线端子到引线端子的延时为6ns，计数器频率可达151．5MHz。c)它主要由逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I／O控制模块组成.三、基于乘积项的结构模块可编程的“与〞阵列，固定的“或〞阵列用于逻辑综合及取“反〞的“异或“门容量受乘积项数量的限制输入引线多结构原理与特点：.“与〞阵列“或〞阵列.小规模可编程逻辑器件早期的PLD:1、PAL:ProgrammableArrayLogic右图逻辑：O2=!I2&!I1&I0#I2&I0#I1&!I0

O1=I2&!I1&!I0#I1&!I0O0=!I1&!I0#I2&!I1&!I0PAL结构逻辑功能可变化的硬件构造。.逻辑宏单元输入/输出口输入口GAL结构时钟信号输入三态控制可编程与阵列固定或阵列.0000010100000101输入A输入B输入C输入D查找表输出16x1RAM查找表原理多路选择器.MAX7000S系列的内部互连结构LogicArrayBlock可编程连线阵列.(2)宏单元(3)扩展乘积项共享扩展乘积项结构.2.3CPLD结构与工作原理(4)可编程连线阵列(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。PIA信号布线到LAB的方式.(6)I/O控制块EPM7128S器件的I/O控制块.MAX7000S系列的宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2.2.4.2FLEX10K系列器件FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC....连续布线和分段布线的比较连续布线=每次设计重复的可预测性和高性能连续布线(Altera基于查找表〔LUT〕的FPGA)LABLE....IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块.(1)逻辑单元LELE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4.2．宏单元

MAX7000宏单元独立地配置为时序或组合工作方式。宏单元由三个功能模块组成－－－－－逻辑阵列、乘积项选择矩阵可编程触发器见EPM7128E的宏单元如图2—9所示.2．宏单元

1）逻辑阵列用于实现组合逻辑。它可给每个宏单元提供5个乘积项。乘积项作为到“或〞门和“异或〞门的主要逻辑输入，以实现组合逻辑函数；乘积项作为宏单元中触发器的辅助输入：置位、清除、时钟和时钟使能控制.宏单元

2〕作为寄存器使用时，每个宏单元的触发器可以单独地编程为具有时钟控制的D、T、JKRS触发器。如果需要的话，可将触发器旁路，以实现组合逻辑工作方式.FPGA结构特点连续布线和分段布线的比较分段布线－性能不可预测，并且，设计每重复一次，性能都会改变SourceDest#1Dest#2传统FPGA的分段布线SourceDest#1:(2段连线)第一次布线:SourceDest#2:(4段连线)第二次布线:四倍的延迟!!....IOCIOCIOCIOC...ALTERAFLEX系列结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC.......IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块.1．逻辑阵列块

逻辑阵列块由16个宏单元的阵列组成LAB通过可编程连线阵(PLA)和全局总线连接在一起。全局总线由所有的专用输入、I／O引线端子和宏单元馈给信号组成。每个LAB有如下输入信号：来自通用逻辑输人的PlA的36个信号。用于寄存器辅助功能的全局控制信号。从I／O引线端子到寄存器的直接输入通道。.(2)逻辑阵列LAB是由一系列的相邻LE构成的FLEX10KLAB的结构图.(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟.存储器容量(单位:Bit)典型可用门EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250AFLEX10K系列逻辑规模.管芯尺寸比较AlteraEPF10K100A相对管芯尺寸：1.00.35µ工艺4,992个逻辑单元(LE)12个EABXilinxXC4062XL相对管芯尺寸：1.910.35µ工艺相当于4,608个逻辑单元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸：0.60.25µ工艺4,992个逻辑单元(LE)12个EAB*1个CLB相当于2两个LE.工艺改进促使供电电压降低5.0V3.3V2.5V1.8V崩溃电压供电电压.FPGA/CPLD多电压兼容系统内核电压3.3V、2.5V或1.8V接受2.5V、3.3V或者5.0V输入输出电位规范Vccio.资料来源：美国Altera公司5.0V3.3V2.5V1.8V初始设计百分比混合电压系统日趋流行FPGA/CPLD不同芯核电压器件

流行趋势.七、FPGA/CPLD生产商ALTERAFPGA：FLEX系列：10K、10A、10KE，EPF10K30EAPEX系列：20K、20KEEP20K200EACEX系列：1K系列EP1K30、EP1K100CPLD：MAX7000/S/A/B系列：EPM7128SMAX9000/A系列FPGA：XC3000系列，XC4000系列，XC5000系列Virtex系列SPARTAN系列：XCS10、XCS20、XCS30CPLD：XC9500系列：XC95108、XC95256XILINX.LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8KispLSI1016、ispLSI2032、ispLSI1032E、ispLSI3256AMACH系列ispPAC系列：其他PLD公司：ACTEL公司：ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司

CPLDSOMUCHIC！FPGACPLD.2.4FPGA/CPLD测试技术2.5.1内部逻辑测试2.5.2JTAG边界扫描测试边界扫描电路结构.2.5JTAG边界扫描测试表2-1边界扫描IO引脚功能.边界扫描数据移位方式2.5.2JTAG边界扫描测试.JTAGBST选择命令模式时序.2.7CPLD和FPGA的编程与配置图2-4610芯下载口表2-3图2-46接口各引脚信号名称.FPGA与CPLD的配置与编程方案.CPLD的编程方案PC机JTAG编程端口CPLDPC机isp编程端口CPLD编程适配电路编程适配电路JTAG编程信号：TCK、TDO、TMS、TDI.ISP功能提高设