计算机组成原理(存储系统)课件

计算机组成原理

Computer

Organization问题：为什么有多种类型的存储器？不同类型的存储器工作原理分别是什么？它们如何协同工作？微机的内存怎样组织？第七章存储器

第一节存储系统存储器分类按所处位置及功能分类内存(主存)：位于主机内部，可被CPU直接访问.外存(辅存)：位于主机外部，被视为外设外存的数据只有调入内存，CPU才能应用CPU内存储器外存储器存储器概述存储器分类按存取方式分类随机存取存储器（RandomAccessMemory）顺序存取存储器（）只读存储器(Read-onlyMemory)按信息的可保护性分类易失性存储器：断电后信息将消失。非易失性存储器：断电后仍能保持信息。存储器概述按存储介质分类存储介质一般具备3个特点具有两种稳定的状态，分别代表二进制代码0和1；能方便地检测出存储介质所处的状态；两种状态容易相互转换。半导体存储器采用触发器、电容来保存二进制信息0和1。根据工艺不同，可分为双极型和MOS型。磁表面存储器光存储器存储容量存取时间价格可靠性功耗…存储器的主要技术指标存储器的技术指标存储容量存储器所能容纳的二进制信息量。存储容量=字数×字长存储速度：存取时间（MemoryAccessTime）：启动一次存储器操作到完成该操作所需的全部时间。

存取时间愈短，性能愈好。存取宽度：一次访问存储器所能存取的数据位数存储器的技术指标可靠性：存储器的抗干扰能力和正确存取性能功耗：存储器工作的耗电量。性价比：不仅包含存储元件的价格，还包括外围电路价格。存储容量、速度和价格的关系：相互制约速度快的存储器往往价格较高，容量也较小。存储器的技术指标对存储器的目标：容量大、速度快、价格低但是…没有符合要求的类型如何解决？

体系结构

多种类型组合在一起，形成存储器系统分级存储结构存储系统的结构开放式的结构

编程者自己决定使用哪个部件，自己编写程序隐含结构

编程模型：只针对单一存储器，唯一地址空间，机器自动映射分级存储结构分级存储器结构分级的原因：解决存储器大容量、高速度与低价格之间的矛盾。多级存储器寄存器组高速缓冲存储器主存储器外存储器分级存储结构高速缓冲存储器

Cache存取速度比主存要快一个数量级，接近CPU的处理速度。片内Cache集成在CPU芯片中，片外Cache位于主板上。访问过程缓存容量较小，如何保证能在缓存中找到所需要的数据？分级存储结构程序访问的局部性原理

处理器在一段时间内访问的存储单元，都趋向于存在于一个较小的连续区域中程序访问特点数据访问特点缓存能提高访问速度的理论依据分级存储结构缓存—主存从CPU角度看，缓存主存这一层次的速度接近于缓存Cache，而其容量和价格却接近于主存。提高了存取速度，解决了速度和成本的矛盾。主存—外存速度接近于主存，而容量却接近于外存，平均价位接近于低速、廉价的外存，解决了容量和成本的矛盾。分级存储结构第七章存储器

第二节RAM&ROM

易失性存储器特点：断电后信息消失。RAM:SRAM：六管MOS触发器。DRAM：由单管组成，需定时刷新。RAM典型的存储器芯片SRAM存储位元使用双稳态触发器表示0和1。“1”状态：T1截止，T2导通“0”状态：T2截止，T1导通不掉电的情况下，信息稳定保持（静态）。存取速度快六管MOS静态存储器结构典型的存储器芯片DRAM存储单元

利用电容存储电荷来保存信息T：门控管C：电容不掉电的情况下，信息也会丢失，需要不断刷新。刷新：经过一段时间后，信息可能丢失，需要重写存取速度慢，集成度高（容量大）单管MOS动态存储器结构DRAM的刷新刷新间隔时间：DRAM允许的最大信息保持时间采用读出方式进行刷新刷新周期：从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止的时间间隔。大小主要取决于电容电荷的泄漏速度，一般为2ms、4ms、8ms或更长。典型的存储器芯片集中式刷新在刷新周期内，集中时间连续地对全部存储单元逐行刷新一遍。在刷新操作期间，不允许CPU对存储器进行正常的访问。优点：读写操作时不受刷新工作的影响，系统的存取速度比较高。主要缺点：在集中刷新期间必须停止读写，这一段时间称为“死区”而且存储容量越大，死区就越长。分散式刷新把对每行存储单元的刷新分散到每个系统存取周期内完成。此时系统存取周期被分为两部分，周期前半段时间进行正常的存储器访问，后半段时间进行刷新操作。在一个系统存取周期内刷新存储矩阵中的一行。增加了系统的存取周期。优点：没有死区。缺点：刷新过于频繁。系统存取周期是存储芯片存取周期的两倍，降低了访问存储器的速度。异步式刷新把刷新操作平均分配到整个最大刷新间隔内进行。相邻两行的刷新间隔为：最大刷新间隔时间÷行数RAM芯片大量存储位元按一定的规则排列起来构成了存储体。存储体、读写电路、译码驱动电路、控制电路等集成在一块芯片上，组成各种不同类型的存储芯片。存储芯片的内部组成线性组成所有存储单元线性排成一列每一个存储单元中的多个存储位元的字驱动线连在一起，构成字线；位线分别连接到相应的数据线。当地址位数n较大时，译码器的规模随之增大很多，导致电路复杂，译码时间很长，存储芯片的速度太慢。二维组成所有存储单元排列成矩阵形式，将地址分成两组，分别送给X方向和Y方向的两个译码器，在行和列的交叉点共同选择一个存储单元，对其进行读写操作。一个采用二维组成的16字×1位的存储芯片适合于构造大容量的存储芯片。

SRAM存储器组成：存储矩阵地址译码器控制逻辑三态数据缓冲器典型的存储器芯片SRAM芯片读操作周期和写操作周期的时序图SDRAM---同步动态存储器DDR---双倍速率内存(DDR2\DDR3\DDR4\DDR5等)内存典型的存储器芯片地址译码器：对地址信号进行译码，选择存储单元。线性译码(单译码)只用一个地址译码器电路译码，译码输出的选择线直接选中存储单元。复合译码：n位地址分为行、列地址分别译码，只有X向和Y向的选择线同时选中的存储单元，才能进行读或写操作。特点：复合译码所需选择线数目少，适用于大容量的存储器。典型的存储器芯片DRAM的构成地址：分行地址和列地址两次送入。RAS＃有效时，行地址送入行地址锁存器CAS＃有效时，列地址送入列地址锁存器4M×4位的DRAM典型的存储器芯片动态RAM芯片读操作周期和写操作周期的时序图SRAM和DRAM的对比比较内容SRAMDRAM存储信息0和1的方式双稳态触发器极间电容上的电荷电源不掉电时信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存只读存储器ROM存储的信息只能读出，不能随机改写或存入，特点：非易失性断电后信息不会丢失编程：指往只读存储器中写入数据的过程。根据可编程的方式和频度的不同，只读存储器可分为：掩膜式ROM(MaskROM)可编程PROM(ProgrammableROM)可擦除EPROM(ErasablePROM)电可擦EEPROM(ElectricallyEPROM)快擦写ROM(FlashROM)内存掩膜式ROM(MROM)生产厂家在制造芯片时将数据写入芯片，用户不能更改存储器的内容，只能读出数据使用。可靠性高，集成度高，批量生产之后价格便宜，但灵活性差。一次可编程ROM（PROM）

芯片生产时，所有存储单元均被写成“0”或均被写成“1”用户可以根据需要写一次。只读存储器双极固定掩膜式ROMPROM存储位元的基本结构全“1”熔断丝型全“0”肖特基二极管型紫外线可擦除的PROM（EPROM）高压写入紫外线光照擦除不能在线进行擦除和编程单个SIMOS管构成的存储位元只读存储器和闪速存储器电可擦除的PROM（EEPROM或E2PROM）用电在线擦除和编程的，重编程只需几秒钟。它可以擦除和编程单个存储单元或者数据块。浮栅隧道氧化层MOS存储管闪速存储器简称闪存，是由Intel公司于80年代后期首先推出的。它是一种高密度、非易失性的可读/写存储器。

Flash存储器的两种单管叠栅存储位元结构非易失性存储器

只读存储器(ROM)只读存储器ROM在使用过程中,只能读出存储的信息,而不能用通常的方法写入信息。可擦除的PROM(EPROM)用户按规定方法可多次改写内容,改写时先用紫外线擦除ROM典型的存储器芯片电可擦除的PROM(E2PROM)能以字节为单位进行擦除和改写,并可直接在机器内进行擦除和改写。闪速存储器(FlashMemory)E2PROM-2832A容量：4K*8bitROM存储芯片的外封装特性如果一个芯片有2n

个字，每个字有m位，则它有：n个地址输入An-1～A0m个数据输出Dm-1～D0一个片选信号除了掩膜式ROM，所有其它的ROM都有一个编程控制输入端（VPP），芯片编程器用它来向芯片写入数据。只读存储器和闪速存储器2716型EPROM（2K×8位）的内部结构图

对于存储器芯片，需要了解：芯片的地址线、数据线、片选线和读写控制线地址线条数决定了有多少个存储单元；数据线条数表明每个存储单元所能存储的二进制数的位数。典型的存储器芯片DRAM存储器芯片

存储容量：64K×1位（64K个存储单元，每单元1位）

存储矩阵：4个128*128

地址引脚：8条

RAS#有效时送8位行地址

CAS#有效时送8位列地址

数据线：输入、输出分开（DIN、DOUT）。典型的存储器芯片各存储器的用途存储器应用SRAMDRAMROMPROMEPROME2PROMFlashMemoryCache计算机主存固定程序，微程序控制器用户自编程序，工业控制机或电器用户编写并可修改程序，产品试制阶段程序IC卡上存储器固态盘、IC卡第七章存储器

第三节主存的设计

主存储器的组成地址内容组织形式存储器芯片的构成存储体地址译码和驱动电路读写电路存储控制电路：根据来自I/O或CPU的读写控制信号，产生一系列时序信号，控制存储器完成读写操作。

一个存储体的例子：每个存储单元可以存放4个字节，称其宽度为4字节字节和字的定义字节是8bit字2字节/4字节大小端存储模式小端(little-endian):将低序字节存储在起始地址X86结构ARM

DSP大端(big-endian)

:高序字节存储在起始地址C51PowerPC对准存放与非对准存放对准存放：信息存放的起始地址必须是该信息宽度（字节数）的整数倍。非对准存放的缺陷：访存次数增加存储器单片存储器芯片容量有限讲授：存储器接口设计为某地址总线为20位的8位微机系统设计一个容量为20KB的存储器子系统。

其中SRAM容量为4KB，ROM容量为16KB。设计任务假设：SRAM采用2114芯片，

ROM采用2732芯片存储器容量的扩展方法问题1：如何扩展存储容量？存储容量=字数×位数

存储器容量的扩展方法从位数方向扩展位扩展从字数方向扩展字扩展从字长和位数两个方向扩展字位扩展

存储器位宽数据总线宽度处理器字长

==

01011101<=

在8位的微机系统中使用2114芯片（1K×4位）位扩展高四位低四位八位1K×4位的SRAM芯片1K×8位的SRAM存储器位扩展法存储器芯片的数据位不能满足读写的基本要求时进行位扩展连接规则：

多个同字数的存储器芯片的地址、片选、读/写

端相应并联

数据引脚各自连接到数据总线的不同位位扩展存储器容量的扩展方法000000000000高位地址低位地址1K×8位的SRAM存储器4K×8位000H~3FFH000H~FFFH001111111111010000000000011111111111100000000000101111111111110000000000111111111111CPU对存储单元的访问过程：片选：选择存储器芯片。字选：再从选中的芯片中依照地址码选择相应的存储单元读写数据。连接规则：

芯片的数据线、读/写控制线并联

低位地址线连接到芯片地址引脚完成字选

高位地址得到片选信号字扩展

问题2：高位地址如何产生片选信号？存储器容量的扩展方法存储器片选信号的产生方法线选法：用高位地址中的某一位直接作为存储器芯片的片选信号CS#A15A11～A0A12

CSCS

CS

CSA14A13(2)(1)(0)(3)芯片A19～

A16A15A14A13A12A11～A0可用地址空间0123××××××××××××××××1110110110110111全0～全1全0～全1全0～全1全0～全1×E000H～×EFFFH×D000H～×DFFFH×B000H～×BFFFH×7000H～×7FFFH线选法片选方法－线选法优点：电路简单，不需外加逻辑电路。缺点：不能充分利用系统的存储空间

地址空间不连续

地址重叠适用于存储容量较小的简单微机系统存储器片选信号的产生方法如何改进？怎样才能充分的利用地址空间？N位地址线可以产生？个信号每个信号对应一个存储器芯片如何避免地址重复？存储器片选信号的产生方法全译码法增加译码器所有地址线都参与选择IO/M片选方法－全译码法全译码法A13A12VccA19

A14A11～A0

CE......BAE32:4

Y2E2E1芯片A19～

A14A13A12A11～A0可用地址空间012300000000000000000000000000011011全0～全1全0～全1全0～全1全0～全100000H～00FFFH01000H～01FFFH02000H～02FFFH03000H～03FFFH全译码法片选方法－全译码法优点：地址范围唯一而且连续

不会产生地址重叠现象缺点：对译码电路要求较高适用于存储器芯片较多的系统存储器片选信号的产生方法片选方法－部分译码法方法：将高位地址线中某几位(不是全部高位)地址经过译码器译码，作为片选信号线选法和全译码法的混合方式。存在地址重叠问题。存储器片选信号的产生方法字扩展：全译码法1K×8位的存储器扩展为4K×8位存储器。存储器容量的扩展方法D0D7A0A9A10A192:4地址译码器D0

D7

~A0A91k×8…CE………D0

D7

~A0A91k×8…CED0

D7

~A0A91k×8…CED0

D7

~A0A91k×8…CE…字位扩展法字向和位向均不能满足要求时需进行字向和位向同时扩展。对存储器芯片进行分组，组内采用位扩展法连接（数据线连接不同），组间采用字扩展法连接（片选线连接不同）。存储器容量的扩展方法

归纳：存储器容量扩展的关键在于存储器芯片与DB、AB、CB的连接与DB的连接:根据芯片的数据位决定是否需要位扩展。与AB的连接:保证对存储器的所有单元正确寻址。与CB的连接:片选、读写控制线。存储器容量的扩展方法小结存储器容量的扩展方法字扩展、位扩展、字位扩展存储器片选信号的产生方法线选法、全译码法、部分译码法思考：如果由低位地址产生片选信号，会产生什么影响？单机系统中，主存与CPU速度的不匹配是高速计算的瓶颈。提高存储系统性能的主要措施存取速度角度：寻找高速元件结构角度：采用层次结构采用高速缓冲存储器存取宽度角度：增加存储器的字长采用并行操作的双端口存储器采用多模块交叉存储器并行主存系统在一个主存周期内能并行读写多字的主存系统有效地提高存储器的带宽。并行主存系统实现途径空间并行：双端口存储器时间并行：单体多字、多体并行并行主存系统并行主存系统双端口存储器工作原理具有两个彼此独立的读/写口。每个读/写口都有一套独立的地址寄存器和译码电路。可以并行地独立工作。应用场合

内存：双端口一个面向CPU，另一个面向外设。显存：一个供CPU访问，另一个供视频显示电路。存储体地址寄存器译码地址A数据A地址寄存器译码地址B数据BIDT7133的逻辑框图单体单字存储器字长与CPU的字长相同，每次只能访问一个存储字。假设存储器的访问周期是TM，字长为W位，带宽为：并行主存系统普通存储器单体多字存储器存储器能够每个存储周期读出m个CPU字，最大带宽提高到原来的m倍。实际带宽比最大带宽小优缺点优点：实现简单缺点：访存效率不高并行主存储器原因：如果一次读取的m个