第4章集成电路版图设计与工具

集成电路设计技术与工具第四章集成电路版图设计与工具基本要求了解版图设计的主要方法，掌握工艺层和几何设计规则，掌握电学设计规则和布线，掌握双极型晶体管和MOS晶体管的版图设计，掌握掌握DRC、ERC、LVS和后仿真的定义和作用，了解掩模版的分类和掩模的生产过程。内容提要4.1引言4.2版图几何设计规则4.3电学设计规则与布线4.4晶体管的版图设计4.5九天软件下的版图编辑4.6九天软件下的版图验证4.7本章小结4.1引言版图（Layout）包含了器件尺寸、各层拓扑定义等器件相关的物理信息数据，是集成电路从设计走向制造的桥梁。集成电路制造厂家根据版图物理信息数据来制造掩膜。（几层~几十层）一层掩膜对应于一种工艺制造中的一道或数道工序。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的，因此，不同的工艺就有不同的设计规则。设计者只能根据厂家提供的设计规则进行版图设计。4.1引言设计规则反映了性能和成品率之间可能是最好的折衷。从设计的观点出发，设计规则可以分为三部分： 1）决定几何特征和图形几何尺寸的规定。 2）确定掩膜制备和芯片制造中都需要的一组基本图形单元的强制性要求。 3）定义设计人员设计时所用的电参数范围。4.2版图几何设计规则版图几何设计规则可看作是对光刻掩模版制备要求。这些规则在生产阶段为电路设计师和工艺工程师提供了一种必要的信息联系。与版图规则相联系的主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能地小，又不影响器件电路的可靠性。集成电路的版图设计规则通常有多种方法来描述，其中包括以微米分辨率来规定的微米规则和以特征尺寸为基准的λ规则。一、工艺层（Layer）人们把集成电路版图设计过程抽象成若干易于处理的概念性版图层次，也就是版图设计中的工艺层，这些层次代表电路转换成硅芯片时所必需的掩膜图形。版图的不同层次可以用不同的形式来区分，例如不同的颜色、不同的线型和不同的填充图案等。某N阱硅栅工艺的部分工艺层二、几何设计规则－规则介绍N阱层相关的设计规则及其示意图P+、N+有源区层相关的设计规则及其示意图Poly层相关的设计规则及其示意图Contact层相关的设计规则及其示意图Metal层相关的设计规则及其示意图Pad层相关的设计规则及其示意图二、几何设计规则－举例及问题讨论当给定电路原理图设计其版图时，必须根据所用的工艺设计规则，时刻注意版图同一层上以及不同层间的图形大小及相对位置关系。然而对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是不可能的。为此，需要借助版图设计工具的在线设计规则检查（DRC）功能来及时发现存在的问题。参照上述的硅栅工艺设计规则，一个反相器（不针对具体的器件尺寸）对应版图设计中应该考虑的部分设计规则如下图所示。问题讨论：（1）阱的间距和间隔的规则N阱通常是深扩散，必须使N阱边缘与邻近的N＋扩散区之间留有足够的间隙，从而保证N阱边缘不与P型衬底中的N＋扩散区短接。内部间隙由沿阱周围的场区氧化层的渐变区所决定。虽然有些工艺允许内部的间隙为零，但“鸟嘴”效应等问题导致了规则1.4（N阱外N阱到N+距离）的设计要求，这是一种保守的估算。问题讨论：（2）MOS管的规则在多晶硅穿过有源区的地方，源和漏扩散区被多晶硅区所掩蔽。因而，源、漏和沟道是自对准于栅极的。重要的是，多晶硅必须完全穿过有源区，否则制成的MOS管就会被源、漏之间的扩散通路所短路。为确保这一条件得到满足，多晶硅必须超出扩散区边界，例如该硅栅工艺中规则3.4中规定的1.5μm，这常常称为“栅伸展”。同时，有源区也必须在多晶硅栅两边扩展，这样才能有扩散区存在，使载流子进入和流出沟道，例如规则3.5规定的3.0μm就是保持源区和漏区所必需的。问题讨论：（3）接触版图设计中通常需要有多种接触，例如，金属和P型扩散区接触、金属和N型扩散区接触、金属和多晶硅的接触以及衬底接触等。根据工艺不同，还有“隐埋”型多晶硅-扩散区接触和拼合接触。通常，制作芯片的衬底被划分成多个“阱”区，每个孤立的阱必须利用衬底接触来接合适的电源电压。将两个或多个金属和扩散区接触用金属连通起来，称为合并接触。为了工艺上按比例缩小或版图编辑的需要，合并接触采用图4.9（a）所示的分离式接触结构，而不采用图4.9（b）的合并长孔结构。4.3电学设计规则与布线电学设计规则给出的是由具体工艺参数抽象出的器件电学参数，是晶体管级集成电路模拟的依据。与几何设计规则一样，对于不同的工艺和不同的设计要求，电学设计规则将有所不同。通常，特定工艺会给出电学参数的最小值、典型值和最大值。上述N阱硅栅CMOS工艺的部分电学设计规则的参数名称及其意义如表4.8所示。电学设计规则还为合理选择版图布线层提供了依据。集成电路工艺为设计者提供了多层布线的手段，最常用的布线有金属、多晶硅、硅化物以及扩散区。但这些布线层的电学性能大不相同。随着器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加走线电阻和耦合电容，特别是发展到深亚微米级和纳米之后，与门延迟相比，布线延迟变得越来越不可忽略。因此，版图布线必须合理选择布线层，尽可能地避免布线层电学参数的影响。除了选择合理的布线层外，版图布线还应该注意以下几点：1）电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过较大电流的那部分电源线和地线。集成电路的版图设计中电源线和地线多采用梳状走线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。2）禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。3）压焊点离芯片内部图形的距离应不少于20

m，以避免芯片键合时，因应力而造成电路损坏。反相器版图与电路原理图反相器版图及工艺层表示反相器版图及剖面图4.4晶体管的版图设计一、双极型晶体管的版图设计1、双极型集成电路版图设计的特点双极型集成电路设计中首先要考虑的问题是元器件之间的隔离。目前常用的隔离方法有PN结隔离和介质隔离，设计者可以根据不同的设计要求，选择适当的隔离方式。此外，还要注意减小寄生效应如寄生PNP管、寄生电容效应等。注意了这些问题，就可以比较顺利地完成版图设计并制造出合格的电路。根据双极型晶体管的版图特点，其版图设计的一般原则包括以下几个方面的内容：1）划分隔离区（岛）2）几何对称设计3）热对称设计4）图形尺寸选择1）划分隔离区（岛）同一类型或集电极电位相同的晶体管可以放在同一隔离区内；而集电极电位不相同的管子需要相互隔离，放在不同的隔离区内。对于以外延层为基区的横向PNP晶体管，若基区电位相同则可放在同一隔离区内。如果NPN管子集电极和横向PNP管基极电位相同也无需隔离。原则上所有电阻都可以放在同一隔离区。如果NPN晶体管的基区扩散电阻两端中的高电位一端比NPN管集电极电位低，则可放在同一隔离区内；对于完全纵向的PNP管来说，基区扩散电阻两端中的低电位一端若比集电极电位高，则该电阻可与该晶体管放在同一隔离区。PN结隔离沟必须接到整个电路的最低电位上，以保证集电区-衬底处的PN结为反偏状态。要求电性能绝缘的元器件，必须放在不同的隔离区中；而为了提高集成度，电性能要求相同的元器件可以放在同一个隔离区中。2）几何对称设计差分对电流放大系数不对称、集电极负载不对称以及发射区面积不对称都会造成模拟电路的“失调”。所谓几何对称设计，就是两个对称的晶体管或两个对称电阻的版图大小与形状应设计得完全一样，同时版图面积应设计稍大些，以减小几何误差。此外，对称管和对称电阻应尽可能靠近地并排放在对称位置上。3）热对称设计晶体管的许多参数都会随温度而变化，双极型晶体管特别是大功率双极型晶体管本省消耗的功率较大，使晶体管的温度升高，而温度的升高会反过来又使功耗增加或发生其他破坏性的影响。输入对管尽可能远离输出级的驱动管和功放管，以减小“热源”对输入对管的影响。以芯片的中心为对称轴，将对管放在对称轴两侧，同时驱动管和输出管也对称放在对称轴两侧。用形状、大小完全相同的NPN晶体管并联成输入差分对管。如教材图4.10所示。“交叉耦合热对称设计”4）图形尺寸选择图形尺寸选择是根据制版精度、光刻精度、套准精度以及电路对元件的要求和成品率等因素来确定的。通常，光刻尺寸越小，版图面积也越小，频率特性也越好，且成本也就越低。但还要考虑光刻精度能否实现，成品率是否会下降，电路其他性能是否能满足等。2、双极型晶体管的图形设计版图设计工作决不能脱离工艺实际，离开工艺来谈设计是没有意义的。版图设计者的任务是在目前工艺许可的条件下，尽可能设计出各种符合要求的晶体管。集成电路中对双极型晶体管的要求主要是：（1）有一定的特征频率fT；（2）满足要求的开关时间；（3）能承受一定的电流；（4）具有较低的噪声系数；（5）具有一定的耐压。在设计电路中的某一管子时，应首先弄清该管在电路中的作用，抓住主要矛盾，设计出符合要求的管子。例如，对于逻辑电路设计，电路的输出管就应该着重考虑能承受电流，并具有较快的开关速度和较低的饱和压降；而对反相管则应着重考虑有较快的开关速度和较高的特征频率。不同的晶体管图形在集成电路中所起的作用不同，因此版图设计中一块掩模版上往往就有几种晶体管的图形。下面首先介绍一般双极型晶体管的图形及其各自的特点。一般双极型晶体管的设计根据其最大工作电流ICM确定发射区的有效长度或有效面积；根据晶体管饱和压降要求和集电极最大工作电流计算集电极的最大允许串联电阻；根据fT要求并结合基本的工艺参数（如基区宽度WB等）选取适当的晶体管图形，并估算集电极的串联电阻值。1）一般双极型晶体管的设计（1）单基极条图形特点：有效发射区长度LE,eff较短，所以允许流过的最大电流较小；晶体管面积小，因此特征频率fT高；rB较大，因而不利于提高晶体管的最高震荡频率fmax减小晶体管的噪声。因此，适用于通过电流较小而要求fT较高的电路中。（2）双基极条图形特点：相对于单基晶体管，开关速度快（电流容量增加了1倍，而面积没有增加多少）；fT稍低（图形面积大）；fmax高（rB低）；适合做输出管。（3）马蹄形结构

特点:(a)相对于双基型，ICM及rB基本相同；集电极串联电阻rCS小。(b)相对于前者rCS更小。(a)(b)（4）梳形结构优点:允许通过更大的电流，而又保持了良好的频率特性。fmax可以做的很高。缺点：工艺上对制版。光刻要求高。2）多发射极晶体管的设计3）集成电路中的PNP管（a）顶视图（b）剖面图横向PNP晶体管结构横向PNP晶体管结构(a)工艺复合图，(b)横截面积图(a)(b)圆形单发射极横向PNP管衬底PNP管剖面图二、MOS晶体管的版图设计与双极型晶体管的版图相比，一般MOS晶体管的版图设计相对简单些，典型的物理表示法包括了两个矩形。NMOS晶体管的版图PMOS晶体管的版图1）大尺寸MOS管的版图设计

实际电路中，有时需要的MOS管宽度可能是几百甚至上千微米，而工艺提供的模型参数则规定了器件的尺寸范围的。为了实现大尺寸的MOS晶体管，在电路图中通过采用并联接法的一组MOS管来实现。这些MOS管工作时等效于一个沟道宽度较大的MOS管，其沟道宽度等于所有单个MOS管沟道宽度的总和。大尺寸MOS管的版图一般也采用并联结构，或称作梳状栅结构，并且相邻的MOS管共用源区或漏区。这种版图并联结构不但减小了版图面积而且减小了源端和漏端的耗尽层电容.4叉指MOS管3叉指MOS管对于奇数个叉指（finger）的器件结构，源区（漏区）的个数=（叉指的个数-1）/2+1。其中，（叉指的个数-1）/2计算的是公用源区（漏区）的个数，1代表一块单独的源区（漏区）。对于偶数个叉指的结构，如果原区的个数=叉指的个数/2，那么漏区的个数=叉指的个数/2+1

当器件尺寸较大，叉指个数较多时，如果采用简单并列的方式，将由于叉指到信号引入点的距离不同，引起信号强度的差异；在一维方向上的工艺离散性，也将导致最左端的叉指和最右端的叉指所对应的并联器件在参数和结构上产生失配。可以采用折叠的方式以减小一维方向上的尺寸。折叠式梳状栅MOS管版图示意版图设计主要解决总体布局和器件的个体或匹配体设计两个方面的问题。版图总体布局：器件分布方式对电路性能的影响；电源、地线的分布以及衬底电接触的分布；信号的传输关系。器件个体或匹配体的版图设计：解决具体器件的形状、方向、连接以及匹配器件在相对位置、方向等方面的问题。因为工艺与材料特性等方面的原因，几何形状和尺寸相同的器件在制作完成后并不一定完全相同。也就是说，工艺过程将引入器件的失配和误差。2）器件的失配问题2）器件的失配问题

（a）电路图（b）管子方向不对称

（c）垂直对称水平栅极（d）垂直对称垂直栅极MOS差分对管的版图分布形式

（a）离子注入方向性（b）形成的不对称源漏结构倾角引起的注入阴影

（a）简单布局（b）同心布局两个叉指的差分对管版图

总之，与分立元件电路设计相比，集成电路设计的一个显著特点在于：设计者能够充分利用集成电路特点，通过改变晶体管等元器件的图形结构和几何尺寸，设计出最合理的晶体管来满足整体电路的要求。但这要求设计者在设计版图前，首先要搞清楚电路中各个晶体管的作用，再决定采用哪种图形的晶体管。设计时，既要考虑工作电流、特征频率、最高振荡频率以及噪声等电学参数，又要兼顾光刻精度、套准精度等工艺水平，以及占用面积、电路成品率等因素。4.5九天软件下的版图编辑九天（Zeni）系统软件为IC设计者提供了交互式版图设计环境。交互式版图设计是指利用集成电路CAD版图编辑工具，通过人工参与的方式完成的电路版图设计。由于使用了交互式环境，设计者可以根据所设计电路的各种性能要求，对图形反复进行布置和连线，达到较佳的布局效果，从而最大限度地利用芯片面积、提高成品率，因而广泛应用于全定制集成电路的版图设计中。一、版图设计前的准备通常，集成电路制造厂为设计者提供了特定工艺的数据包，或称作工艺设计套件（PDK：ProcessDesignKits）。设计套件主要包括了该工艺条件下的一组文件：用于定义版图工艺层信息的工艺文件；用于版图验证的各种验证文件；用于电路仿真的器件模型文件；集成电路版图设计是以工艺为基础的，因此版图设计前要根据工艺提供的信息做好准备工作。1）建立工艺文件首先要建立版图的工艺文件，确定该工艺版图的工艺层信息，例如对应各层掩膜版的层号、工艺层名称，各层的图案和颜色，以及用于版图器件提取的标识层的名称、图案以及颜色等。工艺文件中最重要的就是每层的层号（Level或Number）。同一个工艺，其工艺层的颜色、图案甚至名称可以改变，但每层的层号却是唯一的。建立工艺文件界面示意图2）建立版图数据库Zeni4DM集成环境下，通过NewLibrary（新建库命令）建立新的数据库。3）设置全局参数在新建的版图库中开始编辑一个版图单元时，往往需要首先设置好版图设计所必须的一些全局参数，如版图的最大、最小显示格点，命令菜单对话框的弹出方式等。其中，版图设计的最小尺寸或分辨率设置应该根据使用工艺能达到的分辨来合理设置。对于深亚微米的版图设计，版图分辨率设置与制造工艺分辨率的不一致，有可能引起整个电路失效。因此，版图设计前要了解工艺水平，合理设置版图格点和尺寸分辨率。二、层次化的版图设计随着集成电路电路复杂性和集成度的日益增加，即使是一个很有经验的版图设计师，要直接对整个芯片进行交互版图设计也是非常困难的，有时甚至是不可能的。因而，在实际利用交互式版图设计方法时，往往采用层次式设计方法：将整个芯片版图划分成若干块(一般按功能划分)；先对每—块进行版图设计，每一块设计完成之后可作为宏模块；然后在此基础上通过调用宏模块进行高一级的交互式设计，直至整个芯片版图的完成。层次化版图设计方法的好处是：底层单元的任何改动，都会通过层级关系，自动地将改动传递到使用该子单元的更高层级单元中；由于可以使用轮廓图显示，加快了版图显示刷新的速度。

不可取的多个接触单元版图设计方法－多次使用复制命令层次化设计示例用轮廓图显示的多个接触单元版图三、全定制版图设计以设计一个CMOS反相器的版图为例，说明全定制集成电路版图设计的过程。1）新建版图数据库，指定设计采用的工艺文件2）为层次化版图设计建立一些常用子单元：a）创建新单元nco，该单元规定N+有源层与金属层的连接；b）创建新单元pco，该单元规定P+有源层与金属层的连接；c）创建新单元plco，该单元规定多晶硅层与金属层的连接。常用子单元版图3）新建版图单元inv。在inv版图单元编辑窗口中，画PMOS管版图：a）选择poly层，使用Path命令，画出栅长为4µm的栅极；b）选择pdiff层，使用Rectangle命令，画出宽为10µm的P管源漏区；c）选择CreateInstance命令，调用一个2行1列的pco子单元两次，完成P管有源区与金属层的连接。d）选择nwell层，画P管衬底。PMOS管版图4）选择metal层，画反相器的正电源电压线并标识为VDD；画P管源极和衬底与电源线VDD的连接。调用nco单元作为N阱与金属层的连接，即PMOS管衬底接电源。5）画NMOS管版图6）画NMOS管源极和衬底与地线GND的连接，并画出反相器的输入、输出引线。四、版图数据与工艺制造最终设计好的集成电路版图数据要转换成集成电路制造厂能够读懂的数据格式。目前，工业标准的数据格式主要有GDSII数据流格式和CIF中间格式。与CIF相比，GDSII更为普遍，几乎所有的集成电路版图设计工具都能读写GDSII。GDSII文件包含了版图的所有信息，包括库和所有的单元，保留了设计中的层次结构和工艺层信息。GDS数据导入对话框GDS数据导出对话框虽然一个完整的集成电路从前端的电路设计、仿真验证到后端的版图设计、验证都是依据晶圆厂提供的相应工艺模型参数和版图设计文件进行的。然而，当设计者将导出的GDSII标准版图数据交付工艺制造厂加工制造时，设计者和晶圆厂还需要进行最后的工艺信息认证。也就是说，除了GDS数据文件之外，还需要一些信息表。4.6九天软件下的版图验证上述反相器版图中只标注了部分几何设计规则，其实同一层次以及不同层次间的设计规则要考虑上下、左右各个方向，因此，即使十分熟悉这些几何规则也难免会有疏忽，尤其对于版图设计初学者来说，一次版图设计就能够全面考虑到所有规则是十分困难的。而且，除了需要考虑几何设计规则外，还要检查版图的连接关系是否与电路图一致，因此，借助计算机辅助设计工具进行全面的版图验证是十分必要的。一、版图验证概述版图验证的任务是检查版图中可能存在