第四章 MOS逻辑集成电路-5

CMOS动态和时序逻辑动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路时序逻辑电路动态逻辑电路的特点静态逻辑电路：稳定的输入信号使MOS晶体管保持在导通或截止状态，从而维持稳定的输出状态动态逻辑电路：利用栅电容的存储效应来保存信息，因此即使输入信号不存在，输出状态也可以保持，但是信息不能长期保持，会由于泄漏电流的存在使存储的信息丢失优点：简化电路、减少器件、降低功耗、减少面积、提高工作速度、无比电路；不要求PMOS和NMOS管成对出现缺点：随着集成度的提高，器件尺寸减少、工作电压下降，将使得存储的电荷量减少，影响电路的可靠性电路中的泄漏电流必须很小，对工艺要求高出现“电荷分享”问题，造成信号损失需要时钟信号，使电路设计更复杂由于动态电路不能在很低频率下工作，使功能测试困难CMOS动态和时序逻辑动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路时序逻辑电路预充-求值的动态CMOS电路波纹动态逻辑电路参看右图（与图4-30a对比）当φ=0时，PMOS管导通，对负载电容充电，使Vout=VDD。输出是“不真”的，预充阶段当φ=1时，PMOS管截止，输出电平有输入信号决定，Vout=AB+C。求值阶段存在输入信号的约束和功耗问题预充-求值的动态CMOS电路图4-30（a）当φ=0时，PMOS管导通，NMOS管截止，下拉通路断开，使Vout=VDD。输出是“不真”的，预充阶段当φ=1时，PMOS管截止，NMOS管导通，输出电平有输入信号决定，Vout=AB+C。求值阶段此种电路为无比电路，但存在上升沿时间和下降沿时间的问题φABC预充－求值动态CMOS的基本结构和工作原理In1In2PDNIn3MeMpClkClkOutCL预充－求值动态CMOS电路的基本结构工作过程：预充阶段：Clk＝0，Out被Mp预充到VDD，Me截止，无论输入何值，均不存在直流通路。此时的输出无效。求值阶段：Clk＝1，Mp截止，Me导通，Out和GND之间形成一条有条件的路径。具体由PDN决定。若PDN存在该路径，则Out被放电，Out为低电平，“0”。如果不存在，则预充电位保存在CL上，Out为高电平“1”。求值阶段，只能有与GND间的通路，无与VDD间的，一旦放电，不可能再充电，只能等下次。预充FET求值FET预充－求值动态CMOS电路的工作原理输出只在此时有效当Clk＝1时Clk＝0时，输出为1，与输入无关预充预充求值ClkOut逻辑功能由下拉网络PDN实现。其结构和设计与互补CMOS和类NMOS的一样。晶体管数目减少，由互补CMOS的2N减为N＋2输出摆幅不变，VOL=GND，VOH=VDD无比电路，器件尺寸不影响输出的逻辑电平VDD与GND之间不存在直流通路开关速度提高扇入只和一个FET相连，输入电容减小，相应负载电容减小

(Cin)无PUN网络，负载电容减小(Cout)一般不用PUN网络动态CMOS的特点VTC：(是静态量，难以全面反应动态CMOS性能）VOL=GND，VOH=VDD输入超过NMOS的阈值电压Vtn时，PDN开始导通，但要等一定时间输出才为VOL，因此VM＝

VTnVIH，VIL也都等于VTn，结果NML很低当输入为高，输出节点是悬浮的，对噪声敏感。但NMH很高动态：tPLH几乎为0，预充时已完成。MP的设计可以随意，不影响性能。增大——预充时间短，但负载加大。tPHL要比同样设计的互补CMOS稍大一些。Me的存在。动态CMOS的性能In1In2PDNIn3MeMpClkClkOutCL需要额外增加预充时间#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn110ps0ns83psCLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltageEvaluatePrecharge例静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。动态电路：靠电容来保存信息动态电路的优点：对NMOS电路：动态电路可降低功耗，无比电路对CMOS电路：用动态电路简化电路，提高速度一、电荷泄漏动态CMOS的问题依靠在电容上动态存储输出值，电荷泄漏使高电平降低，预充动态电路的时钟频率不能过低，最低在250Hz－1kHZ之间。主要是亚阈电流电荷泄漏的解决方案增加一个高电平保持FET和反相器Mkp是弱pMOSFET即W/L<1二、输出高电平（电荷分享）预充后存在CL上的电荷，可能会在中间节点（CA）之间再分配，结果使输出高电平降低，而且无法恢复，还可能形成直流通路。电荷分享过程中的节点电平变化输出高电平下降电荷分享若输入信号在求值阶段变化，可能会引起电荷分享问题，使输出信号变坏电荷分享使得输出高电平下降当出现“电荷分享”状况时会有电荷流动，此电荷再分配过程中结点电位随时间变化电荷分享的等效电路电荷分享问题电荷分享问题电荷分享问题等效电路一般要求Vout＝VDD－Vf小于|Vtp|电荷分享解决方案对中间节点也预充门间级联gatecascade－逻辑门的连接三、动态CMOS的级联前级预充为1，该高电平会对后级产生影响，使nMOS开启，成为放电，结果导致电荷损失，噪声容限减小，甚至逻辑错误。注意动态PDN电路间不能直接级联！！！PUN间不能直级联需要发展新的动态CMOS电路解决方案不能用富NMOS与富NMOS（或富PMOS与富PMOS）电路直接相连例如富NMOS电路，输出结点预充的高电平可以使下一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出以富NMOS的与非门和或非门级联为例分析降低了输出高电平采用富NMOS与富PMOS交替级连的方式预充阶段CLK＝0PDN到高电平PUN到低电平需要两相时钟，即CLK和!CLK采用富NMOS与富PMOS交替级连的方式npCMOS的连接时钟设计基于同一个时钟信号的多级预充求值电路不能进行级联采用多个时钟信号控制时钟频率的设计最高频率：上升、下降延迟时间约束最低频率：各种泄漏电流约束例题Out＝？时钟信号的设计时钟信号的频率对电路可靠工作是非常重要的时钟信号的最高频率由电路的充放电时间限制时钟信号的最低频率受存储电荷的泄漏时间限制需要两相相反的时钟采用一级反相器实现采用H的接入方式采用传输门和反相器延迟时间一样时钟信号的产生两相时钟经过不同延迟两相时钟经过近似相同延迟CMOS动态和时序逻辑动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路无竞争动态CMOS电路CMOS触发器时序逻辑电路多米诺（Domino）CMOS电路为解决动态CMOS电路的级联而发展的In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp11100001多米诺（Domino）CMOS电路多米诺CMOS电路采用一级预充-求值的动态逻辑门加一级静态CMOS反相器构成。如图4-30（b）反相器起隔离作用、增加了驱动能力实现不带“非”的逻辑级连电路图4-31预充阶段：动态电路输出结点电压都为1求值阶段：连锁放电反应电荷分享使动态电路后面的反相器的噪声容限下降使存储的高电平下降，动态保持时间减少改善方法在多米诺电路中增加一个PMOS反馈管增加对中间结点预充电的管子级联电路中，各级信号会通过一级级的连锁反应传递电平。好象多米诺骨牌，这也正是电路名称的由来。优点和缺点多米诺逻辑的优点满足动态逻辑的正确性级联规则动态逻辑的扇出通过静态反相器驱动，较之动态逻辑具有低输出阻抗的优点静态反相器较之动态逻辑具有更低的负载电容速度快多米诺逻辑的缺点只能实现非反向逻辑多米诺逻辑的适用性应用在具有大扇出的电路中（ALU、复杂控制逻 辑）可以实现高速的电路（因为由高到低的时间延迟 为0）、静态反相器可以进行大扇出优化多米诺逻辑常常应用于高速器件中，第一个32位 处理器BellMAC32[81]就是使用这样的逻辑多米诺逻辑的进一步应用受无法进行反向逻辑计 算的限制CMOS动态和时序逻辑动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路时序逻辑电路时钟CMOS电路C2MOS电路在静态CMOS逻辑门的基础上，在上拉通路和下拉通路中各增加一个受时钟控制的MOS管“求值-保持”的工作方式另一种构成方式采用静态逻辑门加一个时钟信号控制的传输门组成（如图4-24、4-25：移位寄存器）仍为互补CMOS只是在PDN和PUN间增加时钟控制或在PDN与GND及PUN与VDD间增加时钟控制。在PDN与GND及PUN与VDD间增加时钟控制。无电荷分享问题正确接法同步CMOS逻辑电路同步CMOS逻辑电路工作原理Φ=“1”，Vi=“1”，输出节点放电Φ=“1”，Vi=“0”，输出节点充电Φ=“0”，输出节点保持原态特点：面积小缺点：驱动能力低时钟信号控制传输门另一种C2MOS参考图4-24图4-26动态移位寄存器栅电容的存储效应将两个单元串联，并用Φ2作后级脉冲，则Φ1称为输入脉冲，Φ2称为输出脉冲图4-25也称为动态CMOSD触发器准静态移位寄存器图4-26CMOS动态和时序逻辑动态逻辑电路的特点预充-求值的动态CMOS电路多米诺（Domino）CMOS电路时钟CMOS电路时序逻辑电路时序逻辑电路时序逻辑电路的输出状态不仅与当前的输入状态有关，还与电路前一时刻的状态有关组合逻辑电路加上存储部件组成的电路移位寄存器计算器动态逻辑电路的功耗预充电周期：将从电压源中“拉”出电流求值周期要求动态功率来驱动场效应晶体管工作本章主题MOSFET结构及工作原理（补充）CMOS基本逻辑单元静态逻辑和动态CMOS电路BiCMOS逻辑集成电路MOS存储器双极与CMOS的相容技术集成电路的发展提高集成密度改善电路性能（提高电路工作速度）CMOS电路的特点功耗低、集成度高、抗干扰能力强动态功耗随工作频率的升高而增大难以提供大驱动电流MOS和双极型器件性能比较跨导（右式）：在同样工作电流下，双极型器件比MOS器件跨导大几十倍门延迟：由于双极型器件电流增益大，有利于提高速度、减小门延迟功耗：在频率小于几百兆的情况下CMOS功耗明显优于双极型器件；当工作频率很高时，CMOS电路低功耗的优势就不明显了封装密度：CMOS比双极型IC封装密度高得多模拟电路应用：双极型具有增益高、失调电压小、噪声低等优点相容性器件相容、功能相容、工艺兼容BiCMOS电路的一般形式CMOS逻辑与驱动电路CL输入VDDBiCMOS逻辑门的设计典型的BiCMOS反相器结构MP、MN：实现逻辑控制双极型晶体管：推挽驱动输出M1、M2：下拉器件，帮助双极型晶体管放电，提高速度工作原理当输入低电平，MP导通对Q1基极充电，使其导通，同时使M2导通，对Q2基极放电。因此Q1导通、Q2截止，Q1对CL充电，使输出上升为高电平当输入高电平，MN、M1导通，M1对Q1基极放电使其截止，使Q2导通，CL通过Q2放电，使输出下降为低电平推挽式工作降低了功耗对电流放大β倍，提高了电路的驱动能力门延迟与外部负载电容的关系tdCLCXBiCMOS只针对较大的负载电容设计工艺的兼容性如图4-42（双极型-p阱CMOS结构）CMOS：P阱、N阱双极型：隔离PN结CMOS：源、漏双极型：基区、发射区作业设计题Y=AB+CD采用右边任意两种电路结构完成互补CMOS类NMOS镜像电路设计传输门DCVSL多米诺CMOSnpCMOS…………..提示和要求设计方框图（见数字电路设计教材）