计算机组成与结构7层次结构存储器

§7层次结构的存储器20051华东师范大学计算机科学技术系§7层次结构的存储器7.1概述7.2半导体存储器7.3主存储器设计方法7.4芯片技术与发展7.5高速存储器7.6Cache存储器7.7高速缓存性能的评估和提高7.8虚拟存储器7.9层次结构存储器的一般框架7.10P4和MADOpteron的层次结构存储器20052华东师范大学计算机科学技术系§7层次结构的存储器7.1概述20053华东师范大学计算机科学技术系要求：具有记忆功能能快速读写7.1概述存储器功能：存放以二进制形式表示的程序和数据存储器操作：输入设备输入程序和数据存储器写CPU读取指令存储器读CPU执行指令读取操作数存储器读CPU保存结果到存储器存储器写输出设备输出数据存储器读20054华东师范大学计算机科学技术系7.1概述一、存储器分类1.按存储介质分半导体存储器：用半导体器件组成的存储器

如：集成电路芯片一般用作内存磁表面存储器：用磁性材料做成的存储器

如：磁盘存储器、磁带存储器一般用作外存光存储器：根据光学原理制成

如光盘用作外存

20055华东师范大学计算机科学技术系一、存储器分类2.按存储方式分随机存储器：信息的存取时间与信息存放的物理位置无关特点：速度快如：半导体存储器顺序存储器：只能按某种顺序来存取，存取时间和存储单元物理位置有关

特点：速度慢、容量大、成本低如：磁带存储器半顺序存储器：具有随机和顺序两种操作

如：磁盘存储器找道为随机操作；读取扇区内容则为顺序操作20056华东师范大学计算机科学技术系一、存储器分类3.按存储器的读写功能分只读存储器(ROM)：存储内容固定，一般仅进行读取操作。用于保存参数、数据或系统程序随机读写存储器(RAM)：既能读出又能写入的半导体存储器4.按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器永久记忆性存储器：断电后仍能保存信息的存储器例：磁盘、光盘等，包括ROM例：RAM20057华东师范大学计算机科学技术系一、存储器分类5.按在计算机系统中的作用分主存储器辅助存储器高速缓冲存储器控制存储器——微程序控制器中用于存放微指令的存储器存储器系统

20058华东师范大学计算机科学技术系7.1概述二、存储器的层次结构存储器设计目标：

容量大，速度快，成本低各部分各有侧重，从总体上来提高存储器性能

解决三者之间矛盾的方法:目前通常采用多级存储器体系结构高速缓冲存储器主存储器外存储器20059华东师范大学计算机科学技术系二、存储器的层次结构分层次的依据：程序访问的局部性理论：·时间局部性如果一个存储单元被访问，则可能这个单元将很快会再次被访问·空间局部性如果一个存储单元被访问，则该单元邻近的单元很快会再次被访问循环、子程序顺序执行200510华东师范大学计算机科学技术系二、存储器的层次结构

框图：

c

a

c

h

e

外

存

CPU

寄存器

c

a

c

h

e

主

存

一般用SRAM实现，存取速度快，但价格高一般用DRAM实现，存取速度较SRAM慢，集成度高，价格相对便宜磁盘、光盘等，容量大，位价格相对便宜200511华东师范大学计算机科学技术系二、存储器的分级结构

结构图：CPU寄存器Cache主存

磁盘Cache

磁盘

磁带

光盘CPU能直接访问的存储器称为内存储器，包括高速缓冲存储器和主存储器CPU不能直接访问外存储器，外存储器的信息必须调入内存储器后才能被CPU进行处理200512华东师范大学计算机科学技术系二、存储器的分级结构各级存储器的用途和特点：图7-1名称简称用途特点高速缓冲存储器Cache高速存取指令和数据存取速度快，但存储容量小主存储器主存存放计算机运行期间的大量程序和数据存取速度较快，存储容量较大外存储器外存存放系统程序和大型数据文件及数据库存储容量大，位成本低200513华东师范大学计算机科学技术系二、存储器的分级结构存储层次体系：离处理器较近的一级是较远层次的子集·数据复制仅在相邻层次之间进行；·复制单位为块（行）；图7-2·若处理器需要的数据在高层的某个块里，则

命中；若不在，这次数据请求称为缺失；·命中率（N1为命中的数据，N2为缺失的数据）H=N1N1+N2200514华东师范大学计算机科学技术系二、存储器的分级结构性能分析

1.两级存储体系设：M1(内存)、M2(外存)为两级存储器；

Si为Mi的容量，S为整个存储结构的容量；

Ci为Mi的单位成本，C为整个存储结构的单位成本

TAi为Mi的存取时间，TA为平均存取时间显然：S1S2;C1C2;TA1TA2

结论1：总容量S=S1+S2

结论2：平均价格C=(C1S1+C2S2)/(S1+S2)当S2S1C接近于M2的C2

因为M2的位价格低，所以总成本低200515华东师范大学计算机科学技术系1.两级存储体系分析速度：若CPU访问的内容已在M1中，则平均存取速度TA=TA1若CPU访问的内容不在M1中，则必须M2M1,TA=TA2

TA=N1TA1+N2TA2N1+N2设：N1为M1中一次访问到的信息量N2为M1中没有找到需从M2中调入的信息量则：200516华东师范大学计算机科学技术系1.两级存储体系设命中率为：显然：0H1H=N1N1+N2CPU能在M1中一次获得数据的比率代入上式：TA=N1TA1+N2TA2N1+N2=N1+N2TA2N1+N2-N1N1N1+N2TA1+N1=HTA1+(1-H)TA2结论3：二级存储体系无法解决速度与成本的矛盾①存储器的存取速度取决于H，H越大，TA越接近于TA1。②内存速度不提高，TA不可能提高，而提高TA，成本必上升。200517华东师范大学计算机科学技术系设计思想采用少量昂贵的快存与大量廉价的存储器相配合总体上提高系统的运行速度性能分析2.三级存储体系解决速度与成本的矛盾以及容量与成本的矛盾分析两级存储器速度慢的原因：①存储器的存取速度本身慢于CPU的速度；②二级存储体系外存与内存的数据交互又影响了速度解决方案

采用了分级存储体系，使各部分各有侧重，从总体上来提高存储器性能。

200518华东师范大学计算机科学技术系·Cache：强调快速存取，力求与CPU速度相匹配·外存：强调大的存储容量，以满足大容量存储要求2.三级存储体系

高速缓冲存储器主存储器外存储器——必须先通过接口电路将信息以批量方式送入内存，才能由CPU访问CPU可直接访问快存主存外存速度成本容量200519华东师范大学计算机科学技术系3.1存储器概述三、主存储器的技术指标

1.存储容量一个存储器中可以容纳的存储单元总数，存储容量的单位有B、K、M、G、T等存储容量反映了存储空间的大小字存储单元/字地址字节存储单元/字节地址按字寻址的计算机按字节寻址的计算机200520华东师范大学计算机科学技术系三、主存储器的技术指标2.存储速度反映存储器速度的指标：

（1）存取时间（tA）

又称存储器访问时间，即：从启动一次存储器操作到完成该操作所经历的时间，单位为ns。（2）存储周期（tRC）是指连续启动两次读操作所需间隔的最小时间，通常略大于存取时间，单位为ns。（3）存储器带宽是指单位时间里存储器所存取的信息量，单位为：位/秒、字节/秒，是衡量数据传输速率的重要技术指标200521华东师范大学计算机科学技术系三、主存储器的技术指标3.性能/价格比性能：容量、速度、可靠性等对不同应用的存储器有不同的要求性能/价格比是衡量整个存储系统的重要指标200522华东师范大学计算机科学技术系§7层次结构的存储器7.1概述7.2半导体存储器200523华东师范大学计算机科学技术系7.2半导体存储器内存普遍采用半导体存储器特点：存储体积小可靠性高速度快价廉200524华东师范大学计算机科学技术系7.2半导体存储器一、半导体存储器分类

按半导体材料不同分按存储原理不同分

双极型(TTL)半导体存储器RAM静态MOS存储器（SRAM）金属氧化物(MOS)半导体存储器动态MOS存储器（DRAM）

掩模式只读存储器ROMROM熔丝式PROM可编程只读存储器光可擦除可编程只读存储器EPROM电可擦除可编程只读存储器EEPROMFlash：非挥发性，可联机读写200525华东师范大学计算机科学技术系7.2半导体存储器二、MOS型RAM1.SRAM（1）基本存储元组成存储器的基本单元是存储元用来存储一位二进制信息0或1SRAM的存储元由MOS管触发器电路组成200526华东师范大学计算机科学技术系1.SRAM六管SRAM存储元T3、T4为负载管T1、T2组成触发器：存储元的基本部分T5、T6、T7、T8为开关管分别由X地址译码线和Y地址译码线控制200527华东师范大学计算机科学技术系1.SRAM六管SRAM存储元记忆功能记忆“1”截止导通10200528华东师范大学计算机科学技术系1.SRAM六管SRAM存储元记忆功能记忆“0”截止导通10结论：电路有两个稳定的状态，分别表示“0”或“1”状态200529华东师范大学计算机科学技术系1.SRAM六管SRAM存储元②快速读写

写操作·地址选中·数据送存储器·写命令到导通10导通导通导通200530华东师范大学计算机科学技术系1.SRAM六管SRAM存储元②快速读写

读操作·地址选中·读命令到·存储器送出数据导通10导通导通导通200531华东师范大学计算机科学技术系1.SRAM六管SRAM存储元③保持数据

地址未选中截止10截止截止截止200532华东师范大学计算机科学技术系1.SRAM（2）SRAM存储器的组成存储体地址译码电路读写电路控制电路200533华东师范大学计算机科学技术系（2）SRAM存储器的组成框图：64×64=4096存储矩阵I/O电路Y译码器输出驱动控制电路1216…驱动器X译码器地址反相器1642……1642………………A0A1A5164…………数据输出数据输入读/写片选A6A7A11存储体：存储元的集合，存储单元按矩阵形式排列，由X选择线（行线）和Y选择线（列线）的交叉来选择所需的存储单元地址译码器：通过行、列地址译码，产生译码选择线，选中某一存储单元200534华东师范大学计算机科学技术系（2）SRAM存储器的组成存储体——存储器中存储信息的实体，是所有存储元的集合

计算机存储信息的最小单位计算机存取信息（寻址）的最小单位

存储元（bit）若干存储元

存储单元

许许多多存储单元存储体200535华东师范大学计算机科学技术系CPU送出地址信息

存储器地址寄存器

地址译码器产生相应的X、Y译码选择线选中某一存储单元

（2）SRAM存储器的组成地址译码器——接受CPU的地址信息，并完成译码。

译码地址总线200536华东师范大学计算机科学技术系（2）SRAM存储器的组成单译码方式：只使用一个地址译码器，每条地址译码选择线对应一个存储单元适用于小容量存储器双译码方式：二维编码方案，采用两个译码器，存储体矩阵排列，通过X地址译码选择线和Y地址译码选择线确定某一个存储单元适用于大容量存储器200537华东师范大学计算机科学技术系（2）SRAM存储器的组成双译码结构：·地址译码器分为X向和Y向两个译码器·每个译码器有n/2个输入端，输出的地址译码选择线为2n/2·X向和Y向译码器输出线交叉，可以得到2n个输出结果·双译码器需要译码输出线2×2n/2根；而单译码器则需要2n根译码输出线单译码：设地址线N=10，则译码选择线为2N=1024双译码：设地址线N=10，则译码选择线为2×2n/2=64200538华东师范大学计算机科学技术系（2）SRAM存储器的组成驱动器双译码结构中，一条X方向的选择线要驱动挂在其上的所有存储元电路，故其负载很大。加驱动器，增加驱动能力，以推动线上的所有存储元电路。

I/O电路用于控制被选中的存储元内容的读出或写入操作；具有放大信息的作用。200539华东师范大学计算机科学技术系（2）SRAM存储器的组成

片选与读／写控制电路片选：多片存储器芯片构成存储器时，以选择某一芯片工作。读/写控制：接受CPU的读/写命令，对存储器进行读/写操作。

输出驱动电路具有三态功能的输出缓冲器。200540华东师范大学计算机科学技术系1.SRAM（3）SRAM存储器芯片的规格和实例规格2114（1K×4位）6116（2K×8位）

6264（8K×8位）

等等多片连接可构成不同容量的存储器200541华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例实例：Intel2114（1K×4位）框图

行选择64×64存储矩阵列I/O控制列选择输入数据控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND

4096个六管存储元电路排成了64×64的矩阵地址线A3－A8用于行译码，A0,A1,A2,A9用于列译码，每根列选择线同时连接4位CS’和WE’通过三态门控制数据的输入和输出读写控制：低电平为写高电平为读片选：低电平有效200542华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例Intel2114（1K×4位）外部引脚：A9～A0:10根地址线，选1K存储单元（4位）I/O4～I/O1:4位输入输出数据线CS’:片选WE’:写操作（L）；读操作（H）VCC:电源GND：地200543华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例

Intel2114（1K×4位）

行选择64×64存储矩阵列I/O控制列选择输入数据控制I/O1A3A4A5A6A7A8I/O2I/O3I/O4CSWEA0A1A2A9164116VccGND200544华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例Intel2114（1K×4位=4096=64×64）

内部结构①行地址(A3-A8)64根行选择线列地址(A0-A2,A9)16根列选择线64×64矩阵每条同时接4位②存储元数据I/O电路输出三态门数据总线I/Oi输入三态门③由片选信号及写信号控制输入输出三态门200545华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例2114操作时序时序——描述器件的动态工作过程①读周期

tCXtRCtAtCOtOTDtOHAtRC

读周期时间tA

读出时间tCO

片选到数据输出延迟tCX

片选到输出有效tOTD

从断开片选到输出变为三态tOHA

地址改变后的维持时间200546华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例①读周期·读出过程：地址有效CS’有效数据输出·满足条件：地址有效经tA时间；片选有效经tCO时间。·数据保持时间：CS’无效后的tOTD内；当地址改变后的tOHA时间内。·读周期为tRC﹥读出时间tA200547华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例②写周期tDWtWCtAWtWtDHtWRtWC

写周期时间tW

写数时间tWR

写恢复时间tDTW

从写信号有效到输出三态的时间tDW

数据有效时间tDH

写信号无效后数据保持时间tDTW200548华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例·写入过程：地址有效CS’有效数据输出为高阻写入写命令有效数据输入·命令：写命令宽度：CS’与WE’相与至少为tW；·地址：写命令有效期间地址不允许变化∴地址有效时间至少为：tWC=tAW+tW+tWR·数据：写入的数据必须在CS’、WE’无效前的tDW

时间之前在数据总线上稳定200549华东师范大学计算机科学技术系（3）SRAM存储器芯片的规格和实例

例1）请指出下图中写入时序中的错误写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的

错误正确200550华东师范大学计算机科学技术系二、MOS型RAM2.DRAM（1）四管动态存储元——为了提高集成度，去掉T3、T4管不需电源持续供电，节省功耗动态存储元是利用电路中栅极电容存储电荷的原理来保存信息的∴需较高的输入阻抗，以防止电容快速放电，一般均采用MOS电路200551华东师范大学计算机科学技术系2.DRAM四管DRAM存储元：预充管：同一列的位线上接有两个公共的预充管200552华东师范大学计算机科学技术系2.DRAM写入操作：①地址译码选中控制管导通②I/O与I/O’加相反的电平。通过T5,T6,T7,T8，所存信息送到A,B端，T1，T2管的栅极电容存储相应的电荷③地址撤消控制管断开靠T1,T2管栅极电容的存储作用，可以在一定时间内(几ms)保存写入的信息1001需定时刷新200553华东师范大学计算机科学技术系2.DRAM读出操作：①预充电T9,T10管导通电源对位线电容CD,CD’充电②当字选择线有效使T5,T6导通时存储的信息通过A,B向位线输出。若原存储的是“1”，则电容C2上存有电荷，T2导通，而T1截止，使CD’上的预充电荷经T2泄漏，故D’=0，而D=1，信号通过I/O’和I/O输出③CD上的电荷通过A又向C2补充，故读出也起到刷新的作用1001④当位选择线使T7,T8导通时D,D’上的信息输出至I/O,I/O’200554华东师范大学计算机科学技术系2.DRAM刷新操作——按所存信息补充栅极电荷①若原存“1”T2导通(T1截止)C2慢慢放电，A点↓②预充电T9,T10管导通电源对位线电容CD,CD’充电③当字选择线有效使T5,T6导通时A与D相连，进行充电;B与D’相连，进行放电1001④位选择线无效，T7,T8截止，封锁信号向外输出，仅达到刷新目的·刷新无需列选择信号，即可按行进行，给出行地址，一行同时刷新；·刷新必须定时（几ms）进行，否则所存信息可能丢失200555华东师范大学计算机科学技术系2.DRAM（2）单管DRAM存储元：写入：字选择线有效T1管导通信息由数据线（位线）存入电容C中读出：字选择线有效存储在电容C上的电荷，通过T1输出到数据线上经读出放大器即可得到存储信息由于CD的存在，位线上得到的电压远小于原C上存储的电压，需对读出信号进行放大；同时由于C上的电荷减少，每次读出后要及时对读出单元进行刷新为破坏性读出CD»C分布电容200556华东师范大学计算机科学技术系2.DRAM单管、四管DRAM存储元比较：名称优点缺点四管存储元电路外围电路比较简单管子多，占用的芯片面积大单管存储元电路元件数量少，集成度高需要有高鉴别能力的读出放大器配合工作，外围电路比较复杂。200557华东师范大学计算机科学技术系2.DRAM（3）DRAM存储器芯片的规格和实例规格2108（8K×1位）2116（16K×1位）

2164（64K×1位）

MCM516100（16M×1位）等等多片连接可构成不同容量的存储器200558华东师范大学计算机科学技术系2.DRAM

实例：Intel2116（16K×1位）框图32×128存储元128位输出放大器32×128存储元64条选择线的译码器128位输出放大器的译码器和I/O门32×128存储元128位输出放大器32×128存储元64条选择线的译码器输出锁存器和缓冲器写命令锁存器时钟发生器(2)时钟发生器(1)RASWEDINDOUTA0……A67位地址锁存器(行)7位地址锁存器(列)输入数据锁存器CASI/OI/O存储元：(324)128=16K存储矩阵·由行地址选择四个存储体中某一个的某一行·由列地址选择128个存储元中的某一个1#2#3#4#结构大体与SRAM存储芯片相似，不同点为：①由于集成度高，地址线一般采用复用技术，即CPU送来的地址信号应分成行、列地址两次送入。行、列地址分别由行选择信号（RAS’）和列选择信号（CAS’）选通；②DRAM无片选信号，可由RAS’和CAS’选择芯片。200559华东师范大学计算机科学技术系2.DRAM地址复用技术：刷新仅需行地址200560华东师范大学计算机科学技术系2.DRAM2116操作时序

①读周期地址：行/列地址分时传送，分别由RAS’和CAS’的下降沿打入行/列地址锁存器保证地址正确输入：·行/列地址信号必须在选通信号之前稳定到达(行tASR/列tASC)·并在选通信号有效后保持一段时间(tAH)200561华东师范大学计算机科学技术系2116操作时序

①读周期读数据：行地址有效行选择信号有效列选择信号有效列地址有效行选择信号、列选择信号及地址撤销数据输出列选择信号有效后的tCAC时间200562华东师范大学计算机科学技术系2116操作时序②写周期写数据：行地址有效行选择信号有效列选择信号有效列地址、数据有效写命令有效行选择信号、列选择信号及地址撤销数据写入·写命令宽度应大于tWP;·在写命令作用期间，地址、数据信号均要求稳定200563华东师范大学计算机科学技术系2116操作时序③刷新周期·2116的刷新周期为2ms·刷新以行进行，要求在2ms内对所有存储行刷新一遍（128行）·为控制刷新操作，需外部电路支持·刷新定时器·刷新计数器·刷新地址寄存器等刷新行地址和RAS’撤销刷新行地址有效RAS’有效200564华东师范大学计算机科学技术系2.DRAM（4）DRAM的刷新刷新过程：读出过程，恢复栅极电容的电荷刷新周期：保证信息不丢失，不需对存储器

进行读出操作的最长时间常用刷新方式：集中式分散式异步式200565华东师范大学计算机科学技术系（4）DRAM的刷新①集中式刷新0.5μs64μs1936μs死时间在整个刷新间隔内，前一段时间进行正常读/写周期或维持周期，最后64us则集中进行刷新操作。正常读/写操作与刷新操作分开进行，刷新集中完成。特点：存在一段停止读/写操作的死时间适用于高速存储器200566华东师范大学计算机科学技术系（4）DRAM的刷新②分散式刷新tctmtr一个存储系统周期tc的前半段时间tm用来进行读/写操作或维持信息，后半段时间tr则作为刷新操作时间。这样每经过128个系统周期时间，整个存储器便全部刷新一遍。将一个存储系统周期分成两个时间片，分时进行正常读/写、维持操作和刷新操作。特点：不存在停止读/写操作的死时间但系统运行速度降低200567华东师范大学计算机科学技术系（4）DRAM的刷新③异步式刷新0.5μs0.5μstc0.5μs0.5μstcREFW/RW/RW/RW/RREFW/RW/RW/RW/R15.6μs15.6μs前两种方式的结合，每隔一段时间刷新一次，保证在刷新周期内对整个存储器刷新一遍。例如：刷新周期为2ms，存储器共有128行，2000μs÷128≈15.6μs即每隔15.6μs刷新一行200568华东师范大学计算机科学技术系（4）DRAM的刷新例2）讨论1M×1位DRAM芯片的刷新方法，设刷新周期为8ms，芯片以512×2048矩阵排列解：刷新以行进行，刷新时一行上的2048个存储元同时进行，芯片共512行，因此刷新地址为A0—A8，即在8ms内进行512次刷新操作。·集中刷新方式：在8ms内用连续的512个读/写周期作为刷新操作，其余为正常读写操作；·异步刷新方式：8ms÷512＝15.6μs每15.6μs定时刷新一次200569华东师范大学计算机科学技术系2.DRAM（5）标准的刷新操作①只用RAS’信号的刷新：只用RAS’信号来控制刷新优点：消耗的电流小缺点：需要外部刷新地址计数器②CAS’在RAS’之前的刷新：当先送CAS’信号，再送RAS’信号时，表示进入刷新操作，并自动将芯片内刷新地址计数器加1200570华东师范大学计算机科学技术系（5）标准的刷新操作③隐含式刷新：正常读/写周期内，在RAS’信号线上加一个脉冲表示刷新命令，芯片在这个信号控制下进行刷新操作，地址由内部提供。优点：不需提供专门的刷新周期，提高速度200571华东师范大学计算机科学技术系7.2半导体存储器三、半导体只读存储器

掩模式只读存储器ROMROM熔丝式PROM

可编程只读存储器光可擦除可编程只读存储器EPROM电可擦除可编程只读存储器EEPROM

优点：具有不易失性，即使电源被切断，ROM的信息也不会丢失。用途：存放系统文件和固定参数，便于系统调用。200572华东师范大学计算机科学技术系三、半导体只读存储器◆EPROM的规格和实例①规格2716（2K×8位）2732（4K×8位）

2764（8K×8位）

27128（16K×8位）等等多片连接可构成不同容量的只读存储器200573华东师范大学计算机科学技术系三、半导体只读存储器②实例介绍Intel2716EPROMX译码2K×8位存储矩阵Y译码Y门片选，功率下降和编程逻辑输出缓冲器……

…D0-D7数据CSPD/PGMA0-A10地址输入VccGNDVpp

A10～A0

：2K个存储单元需11根地址线选择

11条地址线中，7条用于行译码，4条用于列译码

PD/PGM（功率下降/编程控制）：读出时为L；未选中为H，为功率下降方式；编程时加编程脉冲（脉宽50ms）

Vpp：片子正常工作时加＋5V电源，编程时需加＋25V电源200574华东师范大学计算机科学技术系三、半导体只读存储器③Intel2716的工作模式PD/PGMCS’VppVccD7～D0读低低+5V+5V输出未选中无关高+5V+5V高阻功率下降高无关+5V+5V高阻编程正脉冲脉宽50ms高+25V+5V输入可以将PD/PGM与CS’相连，这样没有选中的片子可工作在功率下降方式，以降低功耗（525mw→132mw(↓75%))。200575华东师范大学计算机科学技术系三、半导体只读存储器④Intel2716的工作时序

读周期：地址有效，PD/PGM与CS’同时为L，数据经tACC1延时后由存储矩阵读出，但能否送到外部数据总线，还取决于片选信号（CS’有效后经tc0延时）地址有效片选信号有效数据输出有效后备周期:——功率下降方式

PD/PGM信号为高电平数据输出为高阻200576华东师范大学计算机科学技术系§7层次结构的存储器7.1概述7.2半导体存储器7.3主存储器设计方法200577华东师范大学计算机科学技术系7.3主存储器设计方法◎构成主存的半导体存储芯片种类、特点

◎构成一定容量存储器的方法◎如何与CPU相连200578华东师范大学计算机科学技术系7.3主存储器设计方法存储器和CPU是通过总线接口的地址总线的连接——地址总线传输被访问的存储单元的地址信号数据总线的连接——数据总线传输被访问的存储单元的内容控制总线的连接——控制总线传输读/写控制信号和其他控制信号200579华东师范大学计算机科学技术系7.3主存储器设计方法连接总线需考虑的问题：①静态特性：·CPU总线与存储器芯片各引脚的连接方法；·逻辑电平和静态负载能力；②动态特性：操作时序的约束条件掌握要点：①所用存储器芯片的容量及外部特性；②CPU、存储器的读/写操作时序；③两者的接口方法200580华东师范大学计算机科学技术系7.3主存储器设计方法一、存储器与总线的连接方法1.芯片的扩展问题：单个存储器芯片容量有限，字数和字长与实际存储器的要求相差甚远解决方法：

多个存储芯片组合·位扩展法·字扩展法

·字位同时扩展法200581华东师范大学计算机科学技术系1.芯片的扩展位扩展法当存储芯片所能提供的数据位数不能满足存储器的字长要求时，采用位扩展法进行扩展。方法：①各芯片的数据线分别接到数据总线的各位上；

各芯片并联相接，满足数据线宽度要求②各芯片的地址线并接在一起，连到相应的地址总线各位；③各芯片的控制线并接在一起，连到相应的控制线上200582华东师范大学计算机科学技术系(1)位扩展法

用8K×1的RAM存储芯片组成8K×8位的存储器I/O0I/O1I/O2I/O3I/O4I/O5I/O6中央处理器(CPU)8K×1I/O7数据总线地址总线A0A12…D0D7需8片并联相接此例没有考虑控制信号，所以芯片的CS’应接“L”，芯片恒选中；每一条地址线接有8个负载，需考虑负载问题。200583华东师范大学计算机科学技术系(1)位扩展法

例3）用256K×1位的存储芯片构成256K×32位的存储器。画出该存储器与CPU连接的逻辑框图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ’、R/W’。解：①芯片的数据线宽度为1，而存储器的数据位要求32位，不能满足需要。可通过位扩展法，用32片芯片并联完成数据的存储。32位/1位＝32（片）200584华东师范大学计算机科学技术系(1)位扩展法

②完成地址总线的连接：256K＝218

所以需用18根地址线选择芯片内的256K存储单元，CPU地址线为A17－A0③完成数据总线的连接：各存储芯片的数据线依次与数据总线的各位相连。200585华东师范大学计算机科学技术系(1)位扩展法

④完成控制总线的连接：·各存储芯片的片选信号CE’并接，并与CPU的存储器访问有效信号MREQ’相连。·各存储芯片的写信号WE’并接，并与CPU的读写控制信号R/W’相连。200586华东师范大学计算机科学技术系(1)位扩展法

电路图：200587华东师范大学计算机科学技术系1.芯片的扩展(2)字扩展法用存储容量较小的芯片组成容量较大的存储器时，需采用字扩展法进行扩展。即采用多片串联的方法，扩大容量。方法：①将各存储芯片地址线、数据线、读/写控制线并联，接到相应的总线上；②将地址线的高位送地址译码器产生片选信号，接各存储芯片的CE’端，以选择芯片。

以高位地址选择各存储器芯片（多片串联）200588华东师范大学计算机科学技术系(2)字扩展法

用16K×8的RAM存储芯片组成64K×8位的存储器需4片串联，通过译码产生片选由4片16K×8的RAM存储芯片组成64K×8位的存储器各芯片的数据线并接与数据总线D0—D7对应相连因为每片芯片的容量为16K，所以片内寻址需要14根地址线

(A0-A13)

最高两位地址线经2-4译码器译码产生片选信号CE’第1片第2片第3片第4片片外地址A15A1400011011片内地址A13–A000000000000000～11111111111111地址范围0000～3FFF4000～7FFF8000～BFFFC000～FFFF16K×8(4)WE’CPUD0—D7

16K×8(1)WE’CE’

16K×8

(2)WE’

16K×8(3)WE’…………译码器2:4A0WE’A13A14A150123BAY3’Y2’Y1’Y0’A13A0CE’CE’CE’D0—D7D0—D7D0—D7D0—D7A13A0A13A0A13A0G’200589华东师范大学计算机科学技术系(2)字扩展法

例4）用256K×8位的存储芯片构成2048KB的存储器。画出该存储器与CPU连接的逻辑框图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ’、R/W’。解：①芯片的存储单元容量为256K，而存储器的容量要求为2048K，显然不能满足需要。可通过字扩展法，由多片存储芯片串联来设计存储器。2048K/256K＝8（片）200590华东师范大学计算机科学技术系(2)字扩展法

②完成地址总线的连接：·存储芯片容量为256K＝218

用地址总线的低位地址A17－A0连接芯片地址线，选择片内存储单元·用地址总线的高位地址A20、A19、A18送译码器译码产生8个选择信号，分别连接各存储芯片的片选控制端CE’，以选择各存储芯片200591华东师范大学计算机科学技术系(2)字扩展法

③完成数据总线的连接：各存储芯片的各位数据线相应并接，并与数据总线的各位对应相连。④完成控制总线的连接：·各存储芯片的写信号WE’并接，并与CPU的读写控制信号R/W’相连。·CPU的存储器访问有效信号MREQ’接译码器的使能控制端OE’。

200592华东师范大学计算机科学技术系(2)字扩展法

电路图D7～D0D7～D0D7～D0D7～D0CBAA17～A0A17～A0A17～A0A17～A0200593华东师范大学计算机科学技术系1.芯片的扩展(3)字位同时扩展法用容量为l×k位的存储芯片设计容量为M×N位的存储器（l＜M，k＜N），需要字向、位向同时进行扩展。

共需存储芯片数为：(M/l)×(N/k)

200594华东师范大学计算机科学技术系(3)字位同时扩展法例5）用16K×4位的存储芯片设计容量为32K×8位的存储器。解：需存储芯片数为：（32K/16K）×（8/4）=4（片）由每组二片存储芯片完成位扩展；二组这样的存储芯片完成字扩展。200595华东师范大学计算机科学技术系(3)字位同时扩展法

电路图：寻址分解为：·选中某一存储芯片——片选通常用高位地址产生译码信号·选中该芯片的某一存储单元——字选通常用低位地址选择存储芯片的增多会增加总线的负载，需加驱动CPUD0—D716K×4(1)WECE16K×4(1)WECE16K×4(2)WECE16K×4(2)WECE…………译码器2:4A0WEA13A14A150123D0—D3D4—D7D0—D3D4—D7D3～D0D3～D0D3～D0D3～D0A13A13A13A13A0A0A0A0200596华东师范大学计算机科学技术系一、存储器与总线的连接方法2.芯片的寻址系统区(1)存储器地址分配RAM用户区ROM(2)芯片扩展200597华东师范大学计算机科学技术系一、存储器与总线的连接方法奔腾PC机主存物理地址存储空间分布：ROM(系统BIOS等)影子内存(开机后，高端ROM拷贝至此)接口卡BIOS使用128K显示缓冲区128K基本内存扩展内存地址使用容量0000000009FFFF00A000000BFFFF00C000000DFFFF00E000000FFFFF0100000015FFFF01600000FFFFFFFFE0000FFFFFFF640KB保留内存384KB14976KB16MB128KB最大可配置主存空间要受到存储控制器芯片最大支持能力的限制出于系统软件继承性的考虑，存储空间被分成基本内存、保留内存和扩展内存等几部分奔腾CPU的数据总线宽度为64位，地址总线宽度为32位实际地址引脚是A35-A3和8个字节使能信号BE7-BE0A35-A32高4位地址只用于线性变换，物理地址并不使用

∴奔腾主存的物理地址空间仍是232=4GB=4096MB200598华东师范大学计算机科学技术系2.芯片的寻址芯片寻址方式①线选方式除片内寻址以外的地址总线高位中的某一位信号，可直接用来作为选择某一存储芯片的片选信号优点：不需专门的译码电路缺点：·可寻址的芯片数受到很大限制；·译码产生的地址空间不是连续的。200599华东师范大学计算机科学技术系2.芯片的寻址②译码方式通过译码产生片选信号优点：寻址范围大；地址空间连续·全译码——所有高位地址参与译码优点：寻址地址唯一确定缺点：译码电路较复杂·部分译码——不考虑那些暂不使用的高位地址优点：译码电路简单缺点：各地址段有很大重叠区2005100华东师范大学计算机科学技术系7.3主存储器设计方法二、存储器如何与CPU定时同步

讨论：存储器与CPU的动态匹配问题要求：①分析CPU的存储器读/写周期时序；②分析存储芯片的读/写时序。2005101华东师范大学计算机科学技术系二、存储器如何与CPU定时同步分析2114的读写时序读：①CPU的存储器读/写周期必须大于tRC；

CPU发出地址信号到读取数据的时间必须大于tA；如希望能在tA时间读取数据，则必须在地址有效后的（tA-tCO）时间内使CS’有效。如不能满足要求：①改用其他高速存储芯片②拉长CPU时序tRCtA2005102华东师范大学计算机科学技术系二、存储器如何与CPU定时同步分析2114的读写时序写：①CS’与WE’同时有效的宽度至少为tW；

地址信号改变期间，WE’必须无效；要求CPU送来的写入数据在总线上保持的时间足够长，且在WE’无效后还需保持一段时间。如不能满足要求：①改用其他高速存储芯片②拉长CPU时序2005103华东师范大学计算机科学技术系7.3主存储器设计方法三、设计举例例6）设有若干片256K×8位的SRAM芯片，请构成2048K×32位的存储器。（1）需要多少片RAM芯片？（2）该存储器需要多少地址线？（3）画出该存储器与CPU连接的逻辑结构图，设CPU的接口信号有地址信号、数据信号和控制信号MREQ’、R/W’。SRAM存储器设计2005104华东师范大学计算机科学技术系三、设计举例解：①采用字位扩展的方法，该存储器需要：（2048K/256K）×（32/8）=32片其中每4片构成一个字的存储芯片组（位扩展），8组芯片进行字扩展。②采用字寻址方式，需要21条地址线，其中高3位用于芯片选择，译码器的输出连接存储器芯片的片选信号。低18位作为每个存储器芯片的地址输入。2005105华东师范大学计算机科学技术系三、设计举例③组内按位扩展法连接数据线组间按字扩展法连接数据线④用CPU的MREQ’信号作为译码器芯片的使能控制信号；CPU的R/W’接芯片写控制信号WE’。2005106华东师范大学计算机科学技术系三、设计举例电路图：D7～D0D7～D0D7～D0D7～D0A17～A0A17～A0A17～A0A17～A0CBA2005107华东师范大学计算机科学技术系三、设计举例例7）：解：根据给定条件，选用：EPROM8K×8位芯片1片；SRAM8K×8位芯片3片；2K×8位芯片1片。分析地址：0－8191＝0000000000000000－00011111111111118192－32767＝0010000000000000－011111111111111163488－65535＝1111100000000000－1111

111111111111用高位地址A15、A14、A13进行译码SRAM+EPROM存储器设计∴·选择EPROM时：用3:8译码器的Y0输出端；·选择3片8K×8位SRAM时：用3:8译码器的Y1/Y2/Y3输出端；·选择2K×8位SRAM时，则需Y7输出端以及A11和A12地址线同时有效2005108华东师范大学计算机科学技术系三、设计举例电路图：Y7’Y2’Y1’Y0’Y3’RAM和ROM的区别：ROM不需读/写控制思考：①低功耗工作方式②最后2K的电路实现MREQ’……D0…D7CE’PD/PGM2005109华东师范大学计算机科学技术系三、设计举例例8）某计算机的主存地址空间中(64K)：地址0000H～3FFFH：ROM存储区域(16K)；地址4000H～5FFFH：保留地址区域(8K)；地址6000H～FFFFH：RAM地址区域(40K)。RAM的控制信号为CS’和WE’，CPU的地址线为A15-A0，数据线为D7～D0，控制信号有读写控制R/W’和访存请求MREQ’。如果ROM和RAM存储器芯片都采用8K×1位的芯片，试画出存储器与CPU的连接图。SRAM+EPROM存储器设计2005110华东师范大学计算机科学技术系三、设计举例解：①分析：存储器地址空间为216=64KB·ROM存储区域的容量为214=16KB；·保留存储区域容量为8KB；·RAM的存储区域为64-16-8=40KB。地址译码采用以8KB为一个区域单位的方式，将64KB的存储空间分为8个8KB的区域，用地址的高3位作为区域选择译码信号。2005111华东师范大学计算机科学技术系三、设计举例译码方案：·ROM的地址区域为0000H～3FFFH(16KB),其高位地址A15～A13为000～001,所以用Y0和Y1的输出作为ROM的选择信号(romsel0、romsel1)；·RAM的地址区域为6000H～FFFFH，其高位地址A15～A13位为011～111，所以用Y3～Y7作为RAM的选择信号（ramsel0-ramsel4）。2005112华东师范大学计算机科学技术系三、设计举例②位扩展：8KB的存储区域可以用8片存储芯片构成一组实现。

字扩展：ROM存储区域容量为16KB，需2组串连；RAM存储区域容量为40KB，需5组串连。2005113华东师范大学计算机科学技术系三、设计举例·8K×1位存储芯片的地址线需要13条，即：A12～A0；·16条地址线的其余3条采用上述地址译码方案，译码输出信号分别控制一组存储芯片；·ROM芯片的连接方式与SRAM的类似，只是不需有R/W’控制信号。2005114华东师范大学计算机科学技术系三、设计举例③电路图C、B、AA12～A0A12～A0A12～A0A12～A02005115华东师范大学计算机科学技术系三、设计举例例9）用1M×4位的DRAM存储芯片设计4M×32位的存储器。①设计存储器控制电路功能：·CPU与DRAM芯片之间的接口电路，如：行、列地址转换；产生RASi’及CASi’信号等·为DRAM存储器的刷新提供硬件电路支持，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等DRAM控制器——完成上述功能的集成电路芯片DRAM存储器设计2005116华东师范大学计算机科学技术系三、设计举例DRAM控制器框图：DRAM存储器设计CPUDRAM刷新地址计数器地址多路开关刷新定时器仲裁电路时序发生器读/写地址总线地址RASCASWR地址多路开关：向DRAM分时送出行地址和列地址，刷新时则提供刷新地址刷新定时器：根据刷新周期的时间要求，定时提供刷新请求刷新地址计数器：提供刷新地址计数值仲裁电路：对来自CPU的访问存储器的请求和来自刷新定时器的刷新请求进行优先权裁定时序发生器：提供各类控制信号，如：RAS’、CAS’和WE’，以满足存储器进行访问和刷新的要求2005117华东师范大学计算机科学技术系三、设计举例W4006AFDRAM控制器——配套80386CPU设计特点：·可以控制两个存储体交叉访问·可连接容量为256K、1M、4M、16M的DRAM芯片·最多可以控制128个DRAM芯片（4组×32位）·采用CAS’在RAS’之前的刷新方式DRAM存储器设计2005118华东师范大学计算机科学技术系主存储器组成实例CASCASCASCASCASCASCASCASCPUCAS7CAS6CAS5CAS4CASCASCASCASCASCASCASCASA0-A9WE’RAS’CE’CAS3CAS2CAS1CAS0CASCASCASCASCASCASCASCASCAS11CAS10CAS9CAS8（1M×4位DRAM）×8双向数据总线（D0-D31）W4006AFA2-A31BE0’BE1’BE2’BE3’C22-C31M4M16CK16CK32设置方式控制信号MA01-MAB1CAS0’-CAS3’RAS0’WR0’MA02-MAB2WR1’RAS1’CAS4’-CAS7’CAS8’-CAS11’RAS2’A0-A9A0-A9WE’WE’CE’CE’RAS’RAS’该例容量4M×32位，共需22根地址线·片内寻址：1M，需20根地址线，分行、列两次输入（A9～A0)接W4006AF的MA01-MAB1/MA02-MAB2引脚(24根，最大可接16M芯片)·片选：4组，需2根地址线，译码产生RAS0’～RAS3’A1、A0两根地址线由CPU内部译码产生BE0’～BE3’，送W4006AF产生相应CASi’信号，选择32位，完成字节、字、双字操作。·BE0选择CAS0/CAS4/CAS8/CAS12(即D7-D0)·BE1选择CAS1/CAS5/CAS9/CAS13(即D15-D8)……可以将该图中的W4006AF和存储大模块看成是一根内存条，容量可为64M(16M芯片),16M(4M芯片),4M(1M芯片),1M(256K芯片)

每个存储小模块内是位扩展，而小模块之间是字扩展·A2-A31与BE0-BE3配合，可产生32位地址线，理论上可支持4G的内存，因此一个CPU可以连接多个W4006AF，即多根内存条

方式控制：·CK32/CK16：指定W4006AF工作时钟信号的频率为32MHz/40MHz·M4/M16：指定被控制的DRAM芯片的大小为256K/1M/4M/16M·C22-C31：相当于片选信号，用于选择若干个W4006AF电路中的某一个，共10根可选择1KW4006AF模块(最小模块为1M)1M：20根地址线字节寻址：2根共22根，A32-A22：其余为模块选择2005119华东师范大学计算机科学技术系思考：限制高速运行的主要问题⑴存储器的速度慢于CPU（制作工艺、材料决定）；⑵在一个CPU周期内可能需要几个存储字提高存储器工作速度的技术⑴采用高性能芯片；⑵优化存储器结构2005120华东师范大学计算机科学技术系§7层次结构的存储器7.1概述7.2半导体存储器7.3主存储器设计方法7.4芯片技术与发展2005121华东师范大学计算机科学技术系7.4芯片技术与发展芯片性能直接影响存储器的性能——芯片技术的发展1980年：PC机主频为4.77MHz提高几千倍而主存的操作频率仅提高几倍——性能存在很大差距关键：主存的带宽不够——瓶颈∴存储器技术仅局限容量提高是不够的研究并推出各类新的访问方式的芯片——提高访问速度2005122华东师范大学计算机科学技术系7.4芯片技术与发展一、DRAM行地址→列地址→读出数据→二、FPMD（FastPageModeDRAM）

快速页面方式规定每一行作为一页，存放连续的数据。这样，在不需换页的情况下，只要改变列地址就能读取数据——节省了发送行地址的时间·支持猝发方式·适合于采用Cache的系统存取时间约120ns存取时间约80ns2005123华东师范大学计算机科学技术系7.4芯片技术与发展三、EDO（ExtendedeDataOut)扩展数据输出是一种超高速页面模式，允许CPU在第一个数据还未稳定读出的情况下，可给出下一个新的列地址存取时间约60ns·内部附加数据锁存器，允许CAS’提前改变·取消了输出数据与读操作之间的间隔，因而缩短了内存的有效访问时间·曾流行于486及早期的Pentium微机2005124华东师范大学计算机科学技术系7.4芯片技术与发展四、EDRAM增强型DRAM（缓存型存储器）在DRAM芯片上集成了一个小容量的SRAM缓存（cache），存放最近读取的一行内容。存取时间约40ns前述的几种DRAM均为异步控制给出地址、命令存储器读/写延时CPU只能等待2005125华东师范大学计算机科学技术系7.4芯片技术与发展五、SDRAM(SynchronousDRAM）同步型动态存储器SDRAM是广泛使用的高速、高容量DRAM。在存储体的组织方式和对外操作上均作了重大改进，使之在对外操作上能够与系统时钟同步；其工作原理是将RAM与CPU以相同的时钟频率进行控制，使RAM和CPU的外频同步，彻底取消等待时间，所以它的数据传输速度又有了很大的提高2005126华东师范大学计算机科学技术系7.4芯片技术与发展◆SDRAM提高访存速度所采取的技术

①内部设有锁存器，锁存CPU给出的地址、数据，可实现CPU的无等待状态②完全在系统时钟控制下进行数据的读出和写入，与系统的高速操作严格同步进行③内部结构是可并行操作的流水线结构，存储体可分为多组结构，各组可同时和独立工作，也可串行和交替工作。

④支持猝发方式存取时间约10-20ns2005127华东师范大学计算机科学技术系7.4芯片技术与发展◆SDRAM工作模式SDRAM的流水作业有多种操作模式，直接由有关引脚信号和地址信号确定，SDRAM加电后必须先设置模式寄存器，以控制SDRAM工作在不同的操作模式下。模式寄存器设置方式有：CAS延迟、猝发类型、猝发长度，测试模式和开发特定属性等2005128华东师范大学计算机科学技术系五、SDRAM例10）用HY57V641620HGSDRAM存储芯片完成32位RAM存储器设计，画出电路图（CPU采用S3C44B0X）。解：HY57V641620HGSDRAM的容量为4M×16（4Banks×1M×16），字容量满足要求，但需位扩展，需2片芯片组成。·地址分两次输入，行地址（A0-A11）、列地址（A0-A7），共20位，选择1M存储单元，A22、A23完成块选（4块）。SDRAM存储器设计2005129华东师范大学计算机科学技术系例10）·DQMO-DQM3为字节选择，由CPU芯片根据地址A0、A1产生。·片选端接存储块译码选择信号，这里接bank0（nSCS0）。SDRAM存储器设计2005130华东师范大学计算机科学技术系例10）SDRAM存储器设计LADDR22LADDR232005131华东师范大学计算机科学技术系7.4芯片技术与发展六、DDRSDRAM（DualDateRateSDRAM）双倍速率SDRAM其最大特点是能在时钟触发沿的上、下沿都能进行数据传输（SDRAM仅能在