第2章数据的表示和运算-4

上节回顾1、定点运算（3）乘法运算因计算机1次加法操作只能求两数之和，故每求得一个相加数，就和上次部分积相加。求本次部分积时，前一次部分积的最低位不再参与运算，故可将其右移一位，相加数可直送而不必偏移，于是用N位加法器就可实现两个N位数相乘。部分积右移时，乘数寄存器同时右移一位，这样可一直用乘数寄存器的最低位来控制相加数为被乘数还是零，同时乘数寄存器最高位可接收部分积右移出来的一位，故完成乘法后，乘积分开放在了两个寄存器中。上节回顾1、定点运算（4）除法运算计算机先直接做减法试探，再根据所得余数符号来判断被除数（余数）与除数的大小。若余数为正，表示被除数（余数）大于除数（够减），则商1；若余数为负，表示被除数（余数）小于除数（不够减），商0，不够减而减了，说明此次减法不该进行，必须加上除数以恢复原来的余数。被除数（余数）减除数用+[-y*]补实现。笔算中被除数（余数）补“0”与右移一位的除数比较，计算机用左移被除数（余数）来实现，不过此时得到的余数需乘上2-n才是真正的余数。笔算时从高位向低位逐位上商。计算机中，把每一位商固定上到商寄存器的最低一位。做法：每次上商前将商寄存器和被除数（余数）寄存器联合左移一位，空出最低位上每次的商。第2章数据的表示和运算2.1数据的表示

2.3浮点运算2.2定点运算2.2.1定点加减运算2.2.2定点乘法运算2.2.3定点除法运算2.4算术逻辑单元2016-3-16(2)不恢复余数法余数Ri＞0上商“1”，2Ri

–y*余数Ri＜0上商“0”，

Ri

+y*恢复余数2(Ri+y*)–y*=2Ri

+y*加减交替恢复余数法运算规则不恢复余数法运算规则上商“1”2Ri–y*

上商“0”2Ri+y*（加减交替法）x=–0.1011y=–0.1101求[]原xy解：例2.250.10111.00110.11011.00111.00110.11010.0000+[–y*]补01.1110余数为负，上商01.110001+[y*]补00.1001余数为正，上商1+[–y*]补1.0010011+[–y*]补+[y*]补0.101001111.1010011010.010101余数为正，上商10.01110110余数为正，上商11.1101011余数为负，上商0[x]原=1.1011[y*]补=0.1101[–y*]补=1.0011[y]原=1.11011101逻辑左移[x*]补=0.1011逻辑左移逻辑左移逻辑左移＋＋＋＋＋①x0

y0=1

1=0②x*y*=0.1101∴=0.1101[]原xy上商n+1次例2.25结果特点用移位的次数判断除法是否结束第一次上商判溢出移n

次，加n+1次(3)原码加减交替除法硬件配置A、X、Q均n

+1位计数器C控制相除次数用Qn控制加减交替GD为除法标记S为商符V为溢出标记

0

A(被除数)

nn+1位加法器控制门0

X

(除数)

n0Q(商)n

计数器CGD加减移位和加控制逻辑SV左移原码加减交替法控制流程图(4)原码除（加减交替法）特点x0

y0绝对值补码余数的正负n+1n+1商符操作数上商原则上商次数加法次数移位次数第一步操作移位[x*]补－

[y*]补n逻辑左移(5)小结原码除法共上商n

+1次第一次为商符第一次商可判溢出加n+1

次逻辑左移n次用移位的次数判断除法是否结束[Ri]补=0.1000[x]补=1.1101[y]补=1.01014.补码除法(1)商值的确定x=0.1011y=0.0011[x]补=0.1011[y]补=0.0011[x]补=0.1011[–y]补=1.1101[Ri]补=0.1000x=–0.0011y=–0.1011[x]补=1.1101[–y]补=0.1011x*＞y*[Ri]补与[y]补同号“够减”x*＜y*[Ri]补与[y]补异号“不够减”++①比较被除数和除数绝对值的大小x

与y

同号小结x=0.1011y=–0.0011[x]补=0.1011[y]补=1.1101[x]补=0.1011[y]补=1.1101[Ri]补=0.1000x=–0.0011y=0.1011[x]补=1.1101[y]补=0.1011[x]补=1.1101[y]补=0.1011[Ri]补=0.1000x*＞y*[Ri]补与[y]补异号“够减”x*＜y*[Ri]补与[y]补同号“不够减”++x

与y

异号[x]补和[y]补求

[Ri]补[Ri]补与[y]补同号异号[x]补–[y]补[x]补+[y]补同号，“够减”异号，“够减”②商值的确定[x]补与[y]补同号正商按原码上商“够减”上“1”“不够减”上“0”[x]补与[y]补异号负商按反码上商“够减”上“0”“不够减”上“1”原码0.××××

1反码

1.××××

1末位恒置“1”法小结简化为（同号）（异号）（异号）（同号）×.××××

1[x]补与[y]补商[Ri]补与[y]补商值够减不够减够减不够减同号异号正负1001原码上商反码上商[Ri]补与[y]补商值同号异号10(2)商符的形成除法过程中自然形成[x]补和[y]补同号[x]补–[y]补比较[Ri]补和[y]补同号(够)“1”异号(不够)“0”原码上商小数除法第一次“不够”上“0”正商[x]补和[y]补异号[x]补+[y]补比较[Ri]补和[y]补异号(够)“0”同号(不够)“1”反码上商小数除法第一次“不够”上“1”负商(3)新余数的形成加减交替[Ri]补和[y]补商新余数同号异号102[Ri]补+[–y]补2[Ri]补+[

y

]补例2.26设x=–0.1011y=0.1101求并还原成真值[]补xy解：[x]补=1.0101[y]补=0.1101[–y]补=1.00111.01010.11011.00110.11010.11010.0000异号做加法10.0010同号上“1”1.01111异号上“0”+[y]补1.101110异号上“0”+[y]补0.0011100同号上“1”0.0100110.11101011.01101001末位恒置“1”0.011010011[]补=1.0011xy∴0011+[–y]补xy=

–0.1101则逻辑左移逻辑左移逻辑左移逻辑左移＋＋＋＋(4)小结补码除法共上商n

+1次（末位恒置1）第一次为商符第一次商可判溢出加n

次移n次用移位的次数判断除法是否结束精度误差最大为2-n(5)补码除和原码除（加减交替法）比较x0

y0自然形成绝对值补码补码余数的正负比较余数和除数的符号n+1n+1原码除补码除商符操作数上商原则上商次数加法次数移位次数第一步操作移位[x*]补－

[y*]补n逻辑左移nn+1逻辑左移n同号[x]补－

[y]补异号[x]补＋

[y]补2.3浮点运算一、浮点加减运算x=Mx

·2Exy=My

·2Ey1.对阶(1)求阶差(2)对阶原则ΔE=Ex

–Ey=Ex=Ey

已对齐Ex＞

Ey

Ex＜

Ey

x

向

y

看齐y

向

x

看齐x

向

y

看齐y

向

x

看齐小阶向大阶看齐，尾数右移（算术移位），阶码+1Mx1,My1,Mx1,My1,=0＞0＜0

Ex–1Ey+1Ex+1Ey–1例如x=0.1101

×

201

y=(–0.1010)

×

211求x

+

y解：[x]补=00,01;00.1101[y]补=00,11;11.01101.对阶[ΔE]补=[Ex]补

–[Ey]补=00,0111,0111,10阶差为负（–

2）[Mx]补'

=

00.0011[My]补=11.011011.1001∴Mx2Ex+2∴[x+y]补=00,11;11.1001②对阶[x]补'=

00,11;00.0011++对阶后的[Mx]补'

①求阶差2.尾数求和3.规格化(1)规格化数的定义(2)规格化数的判断r=2≤|M|＜1

12M＞0真值原码补码反码规格化形式S＜0规格化形式真值原码补码反码0.1×××…0.1×××…0.1×××…0.1×××…原码不论正数、负数，第一数位为1补码符号位和第一数位不同–0.1××

×…1.1×××…1.0×××…1.0×××…特例M=–=–0.1000

12…∴[–]补不是规格化的数12M=–1∴[–1]补是规格化的数[M]原=1.1000…[M]补=1.1000…[M]补=1.0000…重新认识规格化尾数用原码表示，规格化浮点数的尾数最高数位总等于1。(1)正数：0.1XX···X，最大值：0.11···1，最小值：0.100···0(2)负数：1.1XX···X，最小值：1.11···1，最大值：1.100···0尾数用补码表示，规格化浮点数的尾数最高数位与符号位不同。(1)正数：0.1XX···X，最大值：0.11···1，最小值：0.100···0(2)负数：1.0XX···X，最大值：1.01···1，最小值：1.000···0(3)左规(|M|＜1/2)(4)右规(|M|>1)当尾数出现00.0××或11.1××时，需左规。尾数左移一位，阶码减1，直到数符和第一数位不同为止上例[x+y]补=00,11;11.1001左规后[x+y]补

=00,10;11.0010∴x+y=(–0.1110)×210

当尾数溢出（>1）时，需右规即尾数出现01.×××或10.×××时……尾数右移一位，阶码加1右规时，整体右移，最高位补符号位左规时，符号位不动，右侧补0（算术移位）例2.27x=0.1101×

210

y=0.1011×

201求x

+y（除阶符、数符外，阶码取3位，尾数取6位）

解：[x]补=00,010;00.110100[y]补=00,001;00.101100①对阶②尾数求和[Δj]补=[jx]补

–[jy]补

=00,01011,111100,001阶差为+1∴Sy1,jy+1∴[y]补'=00,010;00.010110[Sx]补

=00.110100[Sy]补'

=00.010110对阶后的[Sy]补'01.001010++尾数溢出需右规③右规[x

+y]补=00,010;01.001010[x

+y]补=00,011;00.100101右规后∴x

+y=0.100101

×

2114.舍入在对阶和右规过程中，可能出现尾数末位丢失引起误差，需考虑舍入(1)0舍1入法

(2)

恒置“1”法例2.28x=(–—)×2-5

y=(—)×2-45878求x

–

y（除阶符、数符外，阶码取3位，尾数取6位）解：[x]补=11,011;11.011000[y]补=11,100;00.111000①对阶[Δj]补=[jx]补

–[jy]补

=11,01100,10011,111阶差为–1∴Sx1,jx+

1∴[x]补'=11,100;11.101100x=(–0.101000)×2-101y=(0.111000)×2-100+②尾数求和[Sx]补´=11.101100[–Sy]补=11.001000+110.110100③右规[x–

y]补=11,100;10.110100[x–

y]补=11,101;11.011010右规后∴

x

–

y=(–0.100110)×2-11=(–—)×2-319325.溢出判断(阶码符号为01时为溢出)设机器数为补码，尾数为规格化形式，并假设阶符取2位，阶码的数值部分取7位，数符取2位，尾数取n

位，则该补码在数轴上的表示为上溢下溢上溢

对应负浮点数

对应正浮点数00,1111111;11.000…00,1111111;00.111…11,0000000;11.0111…11,0000000;00.1000…2127×(–1)–2-128×(2-1+2-n)2-128×2-12127×(1–2-n)最小负数最大负数最小正数最大正数0阶码01,××···×阶码01,××···×阶码10,××···×按机器零处理二、浮点乘除运算x=Sx

·2jxy=Sy

·2jy1.乘法x

·

y=(Sx

·Sy)×2jx+jy2.除法xy=SxSy×2jx

–

jy(1)阶码采用补码定点加（乘法）减（除法）运算(2)尾数乘除同定点运算4.浮点运算部件阶码运算部件，尾数运算部件3.步骤(3)规格化小结对阶：小阶向大阶看齐，尾数右移，阶码加1尾数求和：定点加减运算规则尾数规格化：左规：00.0

××···×

11.1

××···×右规：01.××···×

10.××···×舍入：0舍1入法、恒置1法溢出判断：阶码为01,××···×为溢出一、串行加法器和并行加法器1、一位全加器全加器(FA)是最基本的加法单元，有被加数、加数和低位来的进位共三个输入，有本位和和向高位的进位共两个输出。全加器表达式：Si=Ai⊕Bi⊕Ci

Ci+1

=AiBi+(Bi⊕Ai)Ci逻辑图和逻辑符号2.4算术逻辑单元Ci+1SCiAB全加器逻辑图CiAiBiSiCi+1FA2、串行加法器：从低位开始，每步只完成一位加法运算。只有一个全加器和一个进位触发器。数据逐位串行送入加法器进行运算。计算两个n位数之和，需要n+1步（1位符号位），或n+2步（2位符号位）运算。高位运算只有等低位运算完成后才能进行，速度较慢。多用于低速的专用运算器。2.4算术逻辑单元3、并行加法器：可在同一时刻完成n位数的运算。

由多个全加器组成，其位数的多少取决于机器字长，各位数据同时运算。若采用变形补码表示一个机器数，则符号位需2位，这时需要n+2个加法器。运算速度比串行进位加法器高很多，这是用足够多的硬件设备换来的。并行加法器的最长运算时间主要由进位信号的传递时间决定，而每个加法器的求和延迟只是次要因素。很明显，提高并行加法器速度的关键是尽量加快进位产生和传递的速度。2.4算术逻辑单元3、并行加法器Ci=AiBi

+(Ai⊕Bi)Ci-1di=AiBi

本地进位ti=Ai⊕Bi

传递条件则Ci=di+tiCi-1

Si=Ai

⊕Bi

⊕Ci-1FAnFAn-1FA1FA0FAn-2CnSnCn-1Sn-1Cn-2Sn-2

…C1S1C0S0C-1A0B0A1B1An-2Bn-2An-1Bn-1AnBn2.4算术逻辑单元ti=(Ai⊕Bi

)Ci-1传递进位4.串行进位链进位链传送进位的电路串行进位链进位串行传送以4位全加器为例，每一位的进位表达式为C0=d0+

t0C-1

C1=d1+t1C0C2=d2+t2C1C3=d3+t3C2=d0•

t0C-14

位全加器产生进位的全部时间为8tyn

位全加器产生进位的全部时间为2nty&&&&&&&&C3t3t2t1t0C2C1C0C-1d3d2d1d0设与非门的级延迟时间为ty5.并行进位链n

位加法器的进位同时产生以4位加法器为例C0=d0

+t0C-1

C1=d1+t1C0C2=d2+t2C1C3=d3+t3C2

=d1+t1d0+

t1t0C-1

=d2+t2d1+t2t1d0+t2t1t0C-1

=d3+t3d2+t3t2d1+

t3t2t1d0+t3t2t1t0C-1

（先行进位，跳跃进位）当diti

形成后，只需2.5ty

产生全部进位≥1

&

&≥1

&≥1

&≥1

&C-1d3t3d2t2d1t1d0t01≥111C0C1C2C3设与或非门的延迟时间为1.5ty

n

位全加器分若干小组，小组中的进位同时产生，小组与小组之间采用串行进位当diti形成后经2.5ty

5ty

7.5ty

10ty

(1)单重分组跳跃进位链第1组第2组第3组第4组C15C14C13C12C11C10C9C8C7C6C5C4C3C2C1C0d15t15d14d13d12t14t13t12d11d10d9d8t11t10t9t8d7d6d5d4t7t6t5t4d3d2d1d0t3t2t1t0

产生

C3~C0

产生

C7~C4

产生

C11~C8

产生

C15~C12以n=16为例C-1(2)双重分组跳跃进位链

n

位全加器分若干大组，大组中又包含若干小组。每个大组中小组的最高位进位同时产生。大组与大组之间采用串行进位。以n=32为例

13245678第一大组第二大组C31C27C23C19C15C11C7C3(3)双重分组跳跃进位链大组进位分析C3

=d3

+t3C2=d3+t3d2+t3t2d1+t3t2t1d0+t3t2t1t0C-1以第8小组为例

D8

小组的本地进位

与外来进位无关

T8

小组的传送条件

与外来进位无关

传递外来进位C7=D7+T7C3C11=D6+T6C7

进一步展开得C15

=D5+T5C11

C3=D8+T8C-1

C7

=D7+T7C3C11

=D6+T6C7C15

=D5+T5C11第7小组第6小组第5小组同理

D8T8

C-1

=+=D7+T7D8+T7T8C-1

=D6+T6D7+T6T7D8+T6T7T8C-1=D5+T5D6+T5T6D7+T5T6T7D8+T5T6T7T8C-1(4)双重分组跳跃进位链的大组进位线路以第2大组为例第5小组第6小组第7小组第8小组T5T6≥1≥1&&≥1&≥1&≥1&111C-1D5D6D7T7D8T8C15C11C7C3(5)双重分组跳跃进位链的小组进位线路以第8小组为例只产生低3位的进位和本小组的D8

T8C2C1C0D8T81≥1&&≥1&≥1&≥1&111C-11d3t3d2t2d1t1d0t0(6)n=16双重分组跳跃进位链第5小组第6小组第7小组第8小组第二重进位链D5T5D6T6D7T7D8T8C15C11C7C3C14~12C10~8C6~4C2~0d15~12t15~12d11~8t11~8d9~4t9~4d3~0t3~0C-1经5

ty经7.5

ty经32

ty经10ty产生C2、C1、C0、D5~D8、T5~T8产生C15、

C11、

C7、

C3产生

C14~C12、C10~C8、C6~C4

产生全部进位产生全部进位经2.5ty当diti和C-1形成后串行进位链单重分组跳跃进位链(7)n=32双重分组跳跃进位链ditiditiditiditiditiditiditiditi12345678第一大组第二大组……………………D1T1D2T2D3T3D4T4D5T5D6T6D7T7D8T8C31C27C23C19C15C11C7C3C30~28C26~24C22~20C18~16C14~12C10~8C6~4C2~0C-1当diti

形成后产生C2、C1、C0、D1~D8、T1~T8

产生C15、

C11、

C7、

C3产生

C18~C16、C14~C12、C10~C8、C6~C4

C31、C27、C23、C19产生C30~C28、C26~C24、C22~C20

经2.5ty5ty7.5ty10

ty二、ALU算术逻辑运算单元(ALU)是一种功能较强的组合逻辑电路。它能进行多种算术运算和逻辑运算，其核心是一个并行加法器，同时也能执行与、或、非等逻辑运算。ALU基本结构如下图所示。

Ki不同取值决定该电路做哪一种算术运算或逻辑运算。2.4算术逻辑单元组合逻辑电路

Ki

控制信号

Fi

输出函数ALUAiBiFi…Ki1、基本思想一位全加器FA逻辑表达式：一位算术逻辑运算单元的表达式2.4算术逻辑单元2、逻辑表达式Xi和Yi与控制参数和输入量的关系表所示：可得逻辑表达式：2.4算术逻辑单元Xi和Yi的表达式进一步化简得到ALU的某一位逻辑表达式:4位之间采用先行进位，每一位中X、Y是同时产生的，由下面方法算出并行进位的Cn＋4：Cn＋1=Y0＋X0CnCn＋2=Y1＋X1Cn＋1=Y1＋Y0X1＋X0X1CnCn＋3=Y2＋X2Cn＋2=Y2＋Y1X1＋Y0X1X2＋X0X1X2CnCn＋4=Y3＋X3Cn＋3=Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn令：G=Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3为进位发生输出P=X0X1X2X3为进位传送输出；则：Cn+4=G+PCn；为片间进位输出2.4算术逻辑单元计算机组成原理492014-4-13增加P和G的目的在于实现多片（组）ALU之间的先行进位对一片ALU来说，有三个进位输出：进位发生输出G、进位传送输出P，片间进位输出Cn+4（用先行进位发生器CLA实现）Cn可直接传送到最高位进位，即可实现并行进位高速运算根据上述可设计出器件：74181ALU2.4算术逻辑单元3、算术逻辑运算的实现（74181）：2.4算术逻辑单元典型的四位ALU，能执行16种算术运算和16种逻辑运算。M=0算术运算M=1逻辑运算S3~S0

不同取值，可做不同运算2.4算术逻辑单元4、两级先行进位的ALU74181ALU的P和G是本组先行进位输出，将74181的P和G送入成组先行进位部件(CLA)74182的即可实现第二级的先行进位(即组间先行进位)；根据公式(2.31)可得4片（组）的先行进位逻辑：Cn+x=G0+P0Cn；Cn+y=G1+P1Cn+1=G1+G0P1+P0P1Cn；Cn+z=G2+P2Cn+2=G2+G1P2+G0P1P2+P0P1P2Cn；Cn+4=G3+P3Cn+3=G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn=G*+P*Cn；其中G*=G3+G2P3+G1P2P3+G0P1P2P3；P*=P0P1P2P3G*为成组先行进位发生输出；P*为成组先行进位传送输出；根据上述表达式，用TTL器件实现的成组先行进位部件74182如下图所示：2.4算术逻辑单元2.4算术逻辑单元4片74181芯片可组成16位ALU：组内并行，组间串行。2.4算术逻辑单元4片74181芯片可组成16位ALU：组内并行，组间并行。2.4算术逻辑单元小结1位全加器：三个输入，两个输出串行加法器：一个全加器和一个进位触发器并行加法器：n+1(2)位全加器串行进位：位数越多，进位传递时间越长并行（超前）进位：各级进位信号同时形成ALU：算术运算和逻辑运算74181：典型的四位ALU57第2章数据的表示和运算【例2.1】在定点机中，下列说法错误的是（）A.除补码外，原码和反码不能表示-1B.+0的原码不等于-0的原码C.+0的反码不等于-0的反码D.对于相同的机器字长，补码比原码和反码能多表示一个负数58第2章数据的表示和运算【例2.2】使用20位数码寄存器能表示二进制定点整数的数值范围多大？若用BCD码表示十进制定点整数，其数值范围多大？解：以原码、反码表示时，数值范围-（219-1）~219-1以补码、移码表示时，数值范围：-219~219-1用BCD码表示十进制定点整数时，无符号数可表示5位十进制数：0~99999，有符号时，符号位为CH代表正号，DH代表负号，另外4位十进制数：-9999~9999第2章数据的表示和运算[例2.3]设浮点数阶码的基数为8，尾数用模4（双符号）补码表示。试指出下列浮点数中哪个是规格化数？A.11.111000B.00.000111C.11.101010D.11.111101第2章数据的表示和运算【例2.4】设浮点数的阶码用移码表示，尾数用补码表示，阶码用3位，尾数用5位(各包含一位符号位)，则它能表示的最小负数为()A.-8B.-7.5C.-128D.-256第2章数据的表示和运算【例2.5】某浮点数字长16位，其中阶码部分6位(含一位阶符)，移码表示，以2为底；尾数部分10位(含一位数符，位于尾数的最高位)，补码表示，规格化。分别写出下列各题的二进制代码和其对应的真值。(1)非零最小正数(2)最大正数(3)绝对值最小负数(4)绝对值最大负数第2章数据的表示和运算(1)非零最小正数位于数轴上正方向最近零的位置，此时阶码为绝对值最大的负数(最小值)，尾数为规格化最小正数。0000000.1000000002-1×2-25=2-33