电子技术与数字电路（第二版）08 时序电路的基本单元－触发器

第8章

时序电路的基本单元－触发器本章主要内容(1)各类触发器的基本结构和工作原理(2)触发器的逻辑特性描述(3)触发器的主要参数时序电路与组合电路不同。它在任何时刻的输出不仅与电路的当前输入状态有关，而且还与先前的输入状态有关。为实现时序电路的逻辑功能，就必须在电路内部包含具有存储或记忆功能的器件，用以保存与过去输入信号有关的信息。具有存储或记忆功能的器件很多。在数字系统中通常是采用称为触发器（Flip-Flop）的电子器件来实现这种存储或记忆功能。触发器也称双稳态电路，它是具有两种稳定状态的电路，用于保存二进制信息。在某一时间内，它只能处于一种稳定状态；只有在一定的触发信号作用下，才能从一种稳定状态翻转到另一种稳定状态。8.1RS触发器

8.1.1基本RS触发器用两个“与非”门相互交叉耦合，就可以构成一个具有存储或记忆功能的最简单的RS触发器，也称基本RS触发器。R和S为触发器的两个输入端：R为复位端（Reset），也称置“0”端；S为置位端（Set），又称置“1”端。Q和为触发器的两个输出端，在正常工作时这两个输出端的逻辑电平总是相反的。

ABQRS状态转换分析触发器的两种稳定状态，在一定的输入条件下可以相互转化，即可以从一个稳定状态翻转到另一个稳定状态。分析：当R=0，S=1时，无论触发器原来处于哪种状态，因为R=0，必有“与非门”A的输出=1；的“1”电平又反馈到“与非门”B的左输入端，而此时S=1，从而使“与非门”B的输出Q=0。Q端输出的“0”电平又反馈到A门的输入端，使A门输出的“1”保持不变。最后使触发器置成稳定的“0”状态。（Q=0，=1）同样，当R=1，S=0时，无论触发器原来处于哪种状态，最终使触发器置成稳定的“1”状态。（Q=1，=0）。当R=1，S=1时，触发器的两个输出端电平由A门和B门的各自反馈输入条件而定，即此时触发器的状态不能由输入条件R和S来确定，而是保持原来状态不变。当R=0，S=0时，两个输出端Q和均为“1”，不允许。归纳以上四种情况，可得右表（输入输出逻辑关系真值表）这种触发器要求输入触发负脉冲的宽度（）必须大于2ty（ty为一级门的平均延迟时间），否则将不能可靠的工作（原因分析见P216）。

RSQ0110100111不变00不允许8.1.2钟控RS触发器

这种触发器是在基本RS触发器的基础上再增加两块“与非门”，并用一个时钟脉冲CP（ClockPulse）来控制触发器的翻转动作，故称钟控RS触发器，也称有同步脉冲控制的RS触发器。CP脉冲为正脉冲。12QRS34CP钟控RS触发器输入输出逻辑关系真值表

注意，钟控RS触发器要求在CP脉冲期间（即CP=1时），输入条件R和S不能改变，否则将会发生一次以上的翻转（也称“空翻”现象）。另外，它还要求CP脉冲的宽度不能小于2ty，否则，会造成“触而不翻”的现象。由于钟控RS触发器的上述缺点，使它的应用受到限制，一般只用它作数码寄存器，而不宜作为具有移位和计数功能的逻辑部件。RSQ0101101000保持原状11不允许8.2触发器外部逻辑特性现态：触发器翻转前的状态，用Q表示。次态：触发器翻转后的状态，用Qn+1

表示。触发器的次态取决于它的现态和输入，即触发器的次态是触发器的现态和输入的函数。

触发器翻转前与翻转后不同时刻的变量之间的函数关系可以用如下两种方式描述：真值表（次态真值表）逻辑方程（次态方程）次态真值表是根据触发器的工作原理归纳出来的，以次态卡诺图为桥梁可以导出次态方程。例：钟控RS触发器的

次态真值表输入现态次态RSQQn+1

000000110101011110001010110d111dRSQ00011110001d0111d0次态卡诺图次态方程8.3维阻D触发器

目前被广泛使用的D触发器，是采用“维持-阻塞”结构的D触发器，简称维阻D触发器。工作原理：维持线和阻塞线的作用。工作时间图在时钟脉冲的上升沿将D输入端的数据可靠的置入。在上升沿过后的时钟脉冲期间内，D输入值可以随意改变，触发器的输出状态仍以时钟脉冲上升沿时所采样的值为准。通常被称为边沿触发的触发器，可以用来构成移位寄存器、计数器等。逻辑符号：次态真值表：DQQn+1

000010101111次态方程：Qn+1=D8.4主从结构的JK触发器主从结构的JK触发器是另一种被广泛使用的触发器类型。1.主从触发器构成：由两个钟控RS触发器构成；加在主触发器上的时钟脉冲CP经反相后再加到从触发器上去。主从触发器的构成从主

主从触发器的工作特点：在CP脉冲期间，主触发器接收输入信号并把它暂存起来。在此期间从触发器被~CP=0所封锁，保持原来状态不变。只有在CP脉冲的后沿出现后，从触发器才依据主触发器的输出状态而被置成相应的状态。也就是说就整个触发器而言，其输出状态在CP脉冲期间是不会发生变化的。可以构成移位寄存器或计数器等逻辑部件。2.JK触发器

对于钟控RS触发器，对输入R和S有一个明确的限制，即R和S不能同时为1，否则输出状态将不确定。在钟控RS触发器的基础上加两条交叉反馈线，并将原来的S改成J,将R改成K表示，故称JK触发器。对于J＝0,K＝0；J＝0,K＝1；J＝1,K＝0，其逻辑功能与钟控RS触发器完全相同。对于J=1,K=1：由于两条交叉反馈线的引导作用，使触发器在CP脉冲的作用下一定翻转，即：Qn+1=Q*。JK触发器逻辑图~QQKJCP3.主从JK触发器Q~QmQmCPKJ~Q

主从JK触发器次态真值表JKQQn+1

00000011010001101001101111011110JKQ000111100001111001次态卡诺图次态方程逻辑符号RDSDQQCPKJ逻辑符号中，RD、SD端的小圆圈表示低电平有效，CP端的小圆圈表示该触发器是负边沿触发，即它是在CP脉冲的下降沿才将主触发器的状态传送到从触发器，并置定输出状态。把JK触发器的J、K输入端接在一起成为一个输入端，并称之为T输入端，就可构成T触发器。如图8.16所示。若T=1，即相当于JK触发器的J=1，K=1，那么每来一个CP脉冲，触发器必定翻转一次；若T=0，即相当于JK触发器的J=0，K=0，则每来一个CP脉冲，触发器的状态总是保持不变。T触发器的逻辑符号、次态真值表和次态卡诺图如图8.17所示。8.5T触发器图8.16T触发器的逻辑结构

图8.17T触发器的三种表示形式由图8.17（c）的次态卡诺图容易得到次态方程为：

Qn+1=Q*T+QT*8.6触发器的主要参数8.6.1触发器的直流参数1.电源电流IE

所有输入端和输出端悬空时电源向触发器提供的电流为电源电流IE，它反映了该电路的空载功耗。2.低电平输入电流IIL

当触发器某个输入端接地，其他各输入、输出端悬空时，从接地输入端流向地的电流为低电平输入电流IIL，它反映了对前级驱动电路输出为低电平时的加载情况。3.高电平输入电流IIH将触发器各输入端分别接高电平时流入这个输入端的电流就是其高电平输入电流IIH，它反映了对前级驱动电路输出为高电平时的加载情况。4.输出高电平VOH和输出低电平VOL触发器输出端（Q和Q*）输出高电平时的电平值为VOH，输出低电平时的电平值为VOL。8.6.2触发器的时间参数

维阻D触发器的数据输入信号（D）、时钟脉冲信号（CP）以及输出信号（Q和Q*）之间的时间关系如图8.18所示。图8.18维阻D触发器的时间参数图8.18表明，输入数据信号D在时钟有效边沿之前和之后都要有一段稳定不变的时间，否则，这个数据信号就不能可靠置入触发器。相应的两个时间参数的定义是：⑴

建立时间

tset

：输入数据信号必须在时钟有效边沿之前提前到来的时间。⑵

保持时间

th

：输入数据信号在时钟有效边沿之后继续保持不变的时间。时钟脉冲信号的时间参数也有两个，分别是：⑴

时钟高电平宽度tWH

：时钟信号保持为高电平的最小持续时间。⑵

时钟低电平宽度

tWL：时钟信号保持为低电平的最小持续时间。tWH与tWL之和是保证触发器能正常工作的最小时钟周期，进而可以确定触发器的最高工作效率

fmax

≤1/(tWH

＋tWL)另外，从时钟信号CP前沿到达时算起，直至触发器翻转完毕，或者说直到新的输出状态稳定下来，也需要有一段时间，称之为触发器的传输延迟时间。通常将输出端由低电平变为高电平的传输延迟时间记为tPLH，将输出端高电平变为低电平的传输延迟时间记为tPHL。图8.18中分别表示了这两个时间参数。通过分析维阻D触发器的工作过程可以发现，tPHL大于tPLH。

8.8触发器的激励表

触发器的激励表（ExcitationTable）与次态真值表的表示形式有所不同，它是把触发器的现态和次态作为自变量，把输入作为因变量的一种真值表。激励表说明的是触发器从现态转换到次态时，对输入条件的要求，因此，也称激励表为输入表。各类触发器的激励表可以从前面介绍的次态真值表直接推出。下面具体给出四类触发器（钟控RS触发器、D触发器、T触发器和JK触发器）的激励表，如表8-5（a）、（b）、（c）、（d）所示。表8-5（a）钟控RS触发器激励表表8-5（b）D触发器激励表现态Q次态Qn+1输入D

0011

0101

0101现态Q次态Qn+1输入RS

0011

0101

d001100d表8-5（c）T触发器激励表表8-5（d）JK触发器激励表现态Q次态Qn+1输入T

0011

0101

0

110现态Q次态Qn+1输入JK

0011

0101

0d1dd1d0钟控RS触发器的