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文档简介

AVV版日描编辑初版TinaTang,MasonWu,JinTao,ZhuanningCao,FKPan,CharlesMT6328footprintTina Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All DualDual CortexCortexA531.3-LTE13MCamera FaceDetection/ Hot4GLTE4GLTE

TierTier1PerformanceLowPower Copyright©MediaTekInc.All Bodysize:Ballpitch:Balldiameter:Ballcount: Copyright©MediaTekInc.All 域图图图图如下图所示,焊垫皆为copperdefined。 Copyright©MediaTekInc.All DDR

POWER&

BPI

C2K

BPI Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All PCB之总叠层厚 超过0.9mm±10%各层铜箔属性、佳之电性设计。在”Layerdefinition”中,这里只针对LPDDR3和CPU做建议。其中“空白”的部分可自行决定,若有空间,可用来做LPDDR2/3和CPU的PWR/GNDplane的补强。行设计即可这边共建议了以下几种叠构 Copyright©MediaTekInc.All 6LHDI-1(1-4-1),LayerdefinitionSignal/Power/Ground(S/P/G)SPrepregS4PrepregGGGGPPrepregPPPrepregGGGG0.8mm Copyright©MediaTekInc.All 8LHDI-1(1-6-1), LayerdefinitionSignal/Power/Ground(S/P/G)SPrepreg.SPrepregGGGGPPrepregPGGGPPrepregGGPrepregGGG0.8mm如果板厚需调整,请维持建议的PP厚度不变,仅调整core厚度以达需求 Copyright©MediaTekInc.All 8LHDI-2(2-4-2),0.9mm/Suggestion(0.9Suggestion(0.65LayoutSPrepregPrepregSPrepregPrepregGGGGPrepregPrepregPPGPrepregPrepregGPPrepregPrepregGGPrepregPrepregGGG0.9mm0.65mm如果板厚需调整,请维持建议的PP厚度不变,仅调整core厚度以达需求 Copyright©MediaTekInc.All 8LHDI-2(1-1-4-1-1),0.9mm/Suggestion(0.9Suggestion(0.65LayoutSPrepregPrepregSPrepregPrepregGGGGPrepregPrepregPPGPrepregPrepregGPPrepregPrepregGGPrepregPrepregGGG0.9mm0.65mm如果板厚需调整,请维持建议的PP厚度不变,仅调整core厚度以达需求 Copyright©MediaTekInc.All 外部使用4/4mil下 外ViaBlindVia(underchip)4/10BlindVia(outsidechip)4/12Buried Copyright©MediaTekInc.All

GPSC2K Copyright©MediaTekInc.All 第一和第二圈的球(all尽量从Layer1出线第三到第五圈的球(粉all尽量从Layer2出线(4/10mil)请打在焊盘正第五圈之后的球从内(all)在打埋孔时,请意PWR/GNDplane的完整性绿绿色/红色球标示这些球都是PWR/GNDball注意 Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All PCB模块设建议第一优先采用MTK 此设计趋势,必须同时满足CPU之电源传输网络(PDN),和mobilememory之高频电 Layout模块化进行介绍,提供了最佳的CPU&MCPMemorylayout设计,其目的除了▪▪ Copyright©MediaTekInc.All EnablingyourHigh-speedDigitalSIE(SignalInteritExpress)SI/PIsimulation#SignalC7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,DataD7,C14,D14,4DataE12,F12,E15,F15,E17,F17,E20,8DifferentialdatastrobeD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockenableChipselect1DriveStrength1ReferenceE9,2DifferentialclockG9,H9,G12,H12,G14,H14,G16,H16,G18,8ProvideLPDDR3DRAMcontrollerI/Opower.V=1.2V,MT6735所支持之LPDDR3最快可达1466Mbps。如果PCB未照规范设计,讯号线之间的电磁耦合将会产生常严重之讯号完整性(signalintegrity)的问题,造成LPDDR3信号之不稳定。强烈建议客户优先 发科提供之MMD(MediaTekModuleDesign)方案,并提交PCB设 暨相关PCB迭构信息给联发科技支持 工程员进行SI和PDN的仿 Copyright©MediaTekInc.All LPDDR3_eMCPplacement摆件时将MT6735和LPDDR3_eMCP尽量靠近,并控制两者间距(△Y)小于0.5mm,△Y愈小愈好 Copyright©MediaTekInc.All 和叠构建议Routing时直接以最短距离将MT6735和LPDDR3_eMCP(221ball)对接,布线及叠构请依照下图建议线宽/线距:Use3mil/3milforalltracesfromMT6735to,,,CA0~CA4/DQS/CLK在L4所有讯号线均不需要调等长,也不需要特别做阻抗控制,只要让线长越短越好讯号线分别走在L1、L2、L4DQ:L1走线每3根信号做GNDshielding;L2走线保持每1根信号做shielding,,,):CMDADDRCA0~CA4:走在L4,走线需與相鄰走線相距2WL1/L2走线时尽量上下错开,减少平 的情况L1、L2的GND走线,视情况用Via连接,并在两 Copyright©MediaTekInc.All #C7,A8,#C7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,B22DataD7,C14,D14,4DataDQ走线以L1、L2为主,以最短距离对接 绕线。走线正下方的L3请保持完整的GND参考面连接GND走线,如果在GND线的两端无法加via,请作keepout不铺铜在L2的讯号线,每条讯号线皆以GNDtrace相互隔开,线宽/线距皆为W=3mil,并在GND线的头尾上下连接L2/L3的GND走线,如果在线的两端无法加via,请作keepout不铺铜

WWWWW

WWWWWWWWWWW

PCB PCB

#SignalD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockChip供via連接CA0~CA4,走线於L4,走线需與相鄰走線相距2W在L1的讯号线,每条讯号线皆以GNDtrace相互隔开,L1/L2上下走线需错开,以减少crosstalk效应,并在GND连接L1/L2的GND走线,如果在GND线的两端无法加via,请作keepout在L2的讯号线,每条讯号线皆以GNDtrace相互隔开,线宽/线距皆为W=3mil,此種做法對CA的降噪非常重要,需特WW

WWWWW

PCB PCB PCB

WWWWWWWWWW L1

L2withoutgroundL3splitref.

FortheFortherestdesigndetailsPleaserefertoP27~P36 CA CA(CA5~CA9,CS0,CS1,#SignalE12,F12,E15,F15,E17,F17,E20,F208DifferentialdatastrobepairE9,2Differentialclockpair

PCBlayout=mils,WG≥3mils请注意PTH孔的间隔,Wvia110mils

Copyright©MediaTekInc.All PCBlayout 请注意PTH孔的间隔(≥10mils,以利形成power与GND

WWWW Wvia1≥10GND ##1ReferenceEVREF的分压电阻请选用1K~10KΩ1%电阻走 相邻于高速讯号线,如EDQ、EDQS、EDCLKDQM、或EA等讯号EVREF面、电源线、或与间距≥3mils。请在底层或上层连接分压电阻与耦合电容两颗0.1uF

在L1、L2直下孔接内在L4相连颗1uF

CapandVoltage

LL4CapandVoltagedivider Copyright©MediaTekInc.Allrights

与去耦合电 #Signal1DriveStrength Copyright©MediaTekInc.All DRAMDRAMDRAMDRAM(0.1uFx(critical整个PDN的网络从MT6328(PMIC)outputpin开始,产生DC直流电源,经过电源传输网络后,流入DRAM的电群(DRAMcaps),流入 ,,准备做为电流抽载的供给来源从”DRAMcaps”到MT6735的走线与钻孔为关键路径(criticalpath),此路径须符合PCBlayoutguideline的要在”DRAMcaps”区间请至少放上5颗0.1uF及2颗2.2uF電容,放置位置离MT6735之DVDD12_EMI愈近愈好L1定义为”DRAMcaps”区至MT6735DVDD12_EMI的相对距离trace,关键路径之长度L1越短越好。此外,其它layoutguideline如下双面置件:颗及顆电容置于M5DDD_M直接串接此电容。5出球的连结设计实例。单面置件:若因机构之限制而需要将DRAMcaps”和MT6735放置在同一面时,请将这5颗0.1uF及2顆2.2uF电容尽所能去贴近MT6735,其关键路径(电容至MT6735DVDD12_EMI出球的连结)之设计请严格遵守规范, Copyright©MediaTekInc.All :ViainterconnecttoPWRplane/PWRwidetrace:Viainterconnect:Viainterconnectto去耦合电容旁之钻孔建Viainterconnect在PDN掌控跨层之间电流的传递路径,容易成为各段路径瓶颈(短板),因此要注意layoutguideline的建议在PCB背面位置放置电容,注意尽快换层往上连接powerplane或powerball建议多打PWR/GNDvia。电容pad/via建议比例Pad:Laservia:PTHvia=1:11,并尽可能平均分配PTH&Laservias,使其垂直路径为最短 Copyright©MediaTekInc.All 在DVDD12_EMI下方区域放置大、小孔的via数量要足够,以MT6735为例,via数量的最低需求是:5小孔(盲孔)配5大孔( 大、小孔数量:DVDD12_EMI(PWR :Blind :Buried Copyright©MediaTekInc.All 除了注意power的设计,同时注意周围ground的via安排,以减少via之电感效应,并缩小“returnpath”,GNDvia之数目和PWRvia的比例基本上至少是1:1GNDvia距离PWRvia愈近愈好,以缩小电源之电感性

Copyright©MediaTekInc.All

Byte

Byte

DRAMDRAMGNDvia对应情形,应尽

单面置件:因机构之限制而需要将”DRAMcaps”和MT6735放置在同一面,请将这5颗0.1uF及2颗“DRAMcaps”尽所能去贴近MT6735与LPDDR2MCP在DRAMcaps旁要在最近位置打PWR和GNDvia,注意尽快换层往下连接PWRplane或GND Copyright©MediaTekInc.All 双面置双面置

以利在L3/L5

将PWR/GNDvia紧随在ByteByteGNDvia对应情形, Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All #SignalC7,A8,B8,A9,D9,B10,#SignalC7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,DataD7,C14,D14,4DataE12,F12,E15,F15,E17,F17,E20,8DifferentialdatastrobeD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockenableChipselect1DriveStrength1ReferenceE9,2DifferentialclockG9,H9,G12,H12,G14,H14,G16,H16,G18,8ProvideLPDDR2 MT6735所支持之LPDDR2最快可达1066Mbps。如果PCB未照规范设计,讯号线之间的电磁耦合将会产生常严重之讯号完整性(signalintegrity)的问题,造成LPDDR2信号之不稳定。强烈建议客户优先导发科提供之MMD(MediaTekModuleDesign)方案,并提交PCB设计暨相关PCB迭构信息给联发科技支持工程员进行SI和PDN的仿真 Copyright©MediaTekInc.All 摆件时将MT6735和LPDDR2_eMCP尽量靠近,并控制两者间距摆件时将MT6735和LPDDR2_eMCP尽量靠近,并控制两者间距(△Y)小于1mm,△Y愈小愈好请依照下图建议位置摆件,若因机构产生位移,请尽量控制MT6735和LPDDR2_eMCPLPDDR2的讯号走线为直线对接 Copyright©MediaTekInc.All PCBDesignGuidelinesfor 出 ~DQ/DM/CMD/CA(CA5~CA9,CS0,CS1,CKE)走线以L1、L2为主,走线正下方的L3需保持完整的参考面(GND),CA0CA4/DQS/CLK在L4。~讯号线分别走在L1、L2、L4,與LPDDR3一致 Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All R输端到 输端电传与流络的坏决于P电传输rc、源接之、钻WR/ND)dcouplig及置这guideines佳设。 Copyright©MediaTekInc.All MT6735balllistforVPROC&#M12,M13,M15,M16,M17,M18,M19,M20,N12,N13,N14,N15,N16,N17,N18,N19,N20,T12,T13,T14,T15,T16,T17,T18,T19T20,U12,U13,U14,U15,U16,U17,U18,U19,U20,V14,W14,Y14,AA14,AB14,K8,L7,L8,L9,L10,L11,L12,L15,L16,L19,L20,L21,L22,M8,M10,M22,N8,N10,N22,T8,T10,T22,U7,U8,U9,U10,U11,U22,U23,Y7,Y8,Y9,Y10,Y11,Y12,AA8,AA10,AA12,AB8,AB10,AB12ProvideapplicationprocessorcoreW16,W17W18,W19,W20,W21,W22,W23,W24,Y16,Y17,Y18,Y19,Y20,Y21Y22,Y23,Y24AA16,AA18,AA20,AA22,AA24,AB16,AB18,AB20,AB22,AB24Providepplicationprocessocore Copyright©MediaTekInc.All LengthLengthVPROC:MT 距離請保持小於450mil,第一電容區至MT mil。VCORE: VLTE:MT 離請保持小於550mil,第一電容區至MT mil。 Copyright©MediaTekInc.All GuidelinesforCPUPower:Bottom(Bottom(双面上件1uFx11stgroup(双面上件4.7uFx2,22uFx147uFx2(单面上件1uFx64.7uFx222uFx147uFx2

Closeto ≤≥ Copyright©MediaTekInc.All GuidelinesforCPUPower:

建议2(单面上件之设计实例与建 ”1st之设计实例与建

1strou 由于电容在L6,可考虑在L6将 源PWRvia用shape相

请注意”1stgroupcap”区至MT6735的摆放原 Copyright©MediaTekInc.All GuidelinesforCPUPower:Bottom(双面上件1uF

1stgroup(双面上件4.7uFx2,22uFx147uFx2(单面上件1uFx64.7uFx222uFx147uFx2

都做groundshielding的保护。 Copyright©MediaTekInc.All GuidelinesforCorePower:Bottom(Bottom(双面上件1uFx1st1stgroup(双面上件4.7uFx2,22uFx247uFx1(单面上件1uFx64.7uFx222uFx247uFx1

Closeto ( Copyright©MediaTekInc.All GuidelinesforCorePower:

建议2(单面上件 之设计实例与之设计实例与建

11stgroup 由于电容在L6,可考虑在L6将相源的PWRvia用shape相连

请注意”1stgroupcap”区至MT6735的摆放 Copyright©MediaTekInc.All GuidelinesforCorePower:

1stgroup(双面上件4.7uFx2,22uFx247uFx1

Bottom(双面上件1uFx

((单面上件1uFx64.7uFx222uFx247uFx1

压侦测路,必须减少其他讯号对它的耦合效应。因此, Copyright©MediaTekInc.All (双面上件1uFx(双面上件1uFxBottom1stgroup1stgroup(双面上件4.7uFx2,22uFx(单面上件4.7uFx2,1uFx64.7uFx222uFx3

Closeto ( Copyright©MediaTekInc.All GuidelinesforCorePower: 建议2(单面上件设计实例与建议设计实例与建议

1stgroup

由于电容在L6,可考虑在L6将相源的PWRvia用shape相连

使用1层PWR、1层GND平行走(L3/L4)请注意”1stgroupcap”区至MT6735的摆放 Copyright©MediaTekInc.All GuidelinesforCorePower:Bottom(2‐sided:1uFx

1stgroup(1‐sidedSMT:4.7uFx2,1uFx(1‐sidedSMT:4.7uFx2,1uFx6,4.7uFx2,22uF

请在走线或换层via孔都做groundshielding的保护 Copyright©MediaTekInc.All Via:ViainterconnecttoPWRplane/PWRwidetrace:Viainterconnect:Viainterconnectto去耦合电容旁之钻孔建议Viainterconnect在PDN掌控跨层之间电流的传递路径,容易成为各段路径的(短板),因此要注意layoutguideline在PCB背面位置放置电容,注意尽快换层往上连接powerplane或powerball建议多打PWR/GNDvia。电容pad/via建议比例Pad:Laservia:PTHvia=1:11,并尽可能平均分配PTH&Laservias,使其垂直路径为最短 Copyright©MediaTekInc.All Via在VPROC下方区域放置大、小孔的via数量要足够,以MT6735为例,via数量的最低需求是:6小孔(盲孔)配6大在VCORE下方区域放置大、小孔的via数量要足够,以MT6735为例,via数量的最低需求是:6小孔(盲孔)配6孔(埋/PTH孔)在VLTE下方区域放置大、小孔的via数量要足够,以MT6735为例,via数量的最低需求是:4小孔(盲孔)配4(埋/PTH孔)小孔(盲孔)尽可能多放,并请直接将这些小孔在出球上做”viaonball”之设计,往下连接widepowertrace和大孔除了注意powervia的设计,请同时注意周围groundvia安排,将groundvia尽量靠近powervia,如下一页所示适度增加groundvia的数量,可降低via之电感大、小孔数量不够

大、小孔数量够但分布不均匀

Copyright©MediaTekInc.All Via并缩小“returnpath”,如下图。

单面置

Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All Copyright©MediaTekInc.All 外形尺 Copyright©MediaTekInc.All 32K32KRF32K26MLTELTE LTE Copyright©MediaTekInc.All MT6169Placement针对5M12B,RFRX需 DRX(DiversityRXandPRX(PrimaryRX)RXnet nn要尽量靠近MT 摆放

RXRX Copyright©MediaTekInc.All MT6169PlacementMT6169与PAIC各自需要shielding plane。PAEPAD下方尽量多打地孔,以利散热

Copyright©MediaTekInc.All MT6169TX/RX端50Ω或差分100Ω)100OHM抗匹配

50OHM抗匹配 Copyright©MediaTekInc.All PCBNetLTERX1

ICBallMT6169 Copyright©MediaTekInc.All 双工器注意事项 b.ANT,RX,TX的出线方向尽量垂直,不要平行 b.ANT,RX,TX的出线方向尽量垂直,不要平行线。三路信号之间要用 好,尽量多 效果L2需要良好的GNDplane做为参考線如TX走內層,則表層用GND隔離TXpin 線绿色L2

D Copyright©MediaTekInc.All

Pin

Copyright©MediaTekInc.All PCBNetPCBNetICBall Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All Copyright©MediaTekInc.All 外形尺 Copyright©MediaTekInc.All RF

RFTX

C2K

C2K Copyright©MediaTekInc.All MT6158MT6158与PAIC各自需要shielding plane。PAEpad下方尽量多打地孔,以利散热。 ▪▪ BOT Copyright©MediaTekInc.All MT6158TX/RX,100100TX50TX50100 Copyright©MediaTekInc.AllTX50100PCBPCBNetICBallTXBBQPTXBBQPDRXBBINDRXBBINMT6158 Copyright©MediaTekInc.All 2组BSI3根一起走線並且上下左右包地 TX

PCBPCB Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All Copyright©MediaTekInc.All 外形尺 Copyright©MediaTekInc.All Copyright©MediaTekInc.All VSYS

MT6328Power从22uF电容(C2007)处分星型走线VSYSinputforBUCK进MT6328VSYSinputballs,每一路线宽20mil,原则请参照图图容,其次forLDO.(图图

Buck滤波电图图图 Copyright©MediaTekInc.All MT6328PowerInputforBuckGND处理 C2011C2012C2013C2014C2015C2043的GND脚先连在一起(与周边GNDtrace和 图8个大孔25个以上图

GNDtrace和plane

Copyright©MediaTekInc.All M632,output图图OutputCurrent 55 Copyright©MediaTekInc.All 图图讯号。 Copyright©MediaTekInc.All 并且避开noise讯号。(图1~图3)图图PCBNetPCBNetICBall1BallBall Copyright©MediaTekInc.All (表(表 Copyright©MediaTekInc.All ▪▪ Copyright©MediaTekInc.All

上下层其他讯号与Speaker走线正线宽度线宽度 Copyright©MediaTekInc.All PCBNetPCBNetICBall图图差差分走 Copyright©MediaTekInc.All 32K时钟 Copyright©MediaTekInc.All

K Copyright©MediaTekInc.All CS_N/CS_P(ballE19/D19)需按差分对走线包地,

Copyright©MediaTekInc.All MT6735重要信号分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright©MediaTekInc.All Copyright©MediaTekInc.All 外形尺 Copyright©MediaTekInc.All Pin36:FM2V8FM

Packagetype:QFN40-Packagesize:5xclock

Pin15~22:WiFi/BTPinPin37:FMPin38:FMPin39:GPSPin40:GPS1V86627corePin34:WiFi5GPin33:WiFi/BT Pin31:.HostPin

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