2016年考研核心考点计算机组成原理

【金榜】为广大考研学子提供考研资主要包括 ，勤思，凯程等机构的络课程和相关资料 网络课 概况考研公共课【政，英，数】，目前只更新【】的课程，我们要保证课程更新的进度要专业课 【教育学】全科签约全程联报 【中医综合】全科签约全程联报【法律】全科导师全程联报 【应用统计】全科签约全程联报【 管理类】联考综合能力全科导师全程联报 【翻译】全科签约全程联报 【工程管理硕】士全科导师全程联报【西医综合】全科签约全程联报 【会计MPACC】全科直通车G【计算机基础综合】全科导师全程联报 【历史学】全科签约全程联报【日语(203)】导师全程 【应用心理】导师全程 【音乐学】全科签约全程联报班【金融】导师全程·课程信息 名称（考 ， 扫 关关注后，联 ，发送【专业课名称】即可免费领取相应专业课的资料内容简《2016年考研考点命题思路计算机组成原理》严格按照计算机考研408统考大纲的计本书每一个考点中题，绝大部分来源于名校计算机考研和统考，少部分来源名校期末考试试题中的精华部分，是408统考大纲和高校考研的较好结合。为了提高考题的质量和解析的力求考生能够通过掌握一个题目而达到举一反三，有利于考生利用更少的时间掌握的知识。 梦享团队成立于2013年10月份，目前共有31人，队员以、和交通大学3所高校的学生为主，其他名校学生为辅，都是上研不久的，以及一些考研考研的，梦享团队队员也经历过和大家一样的坎坷辛苦。我们深切地体会到，每一个计算机专业考研题，侧重于考查对基础知识的掌握，考研书更应该侧重于培养的实战能力。但目前的考研绝大多数倾向于知识点的讲解，不注重培养考为了提高的性，本套严格按照408统考大纲编写，涵盖了统考大纲所有指定的内容，并融合了统考和名校考研的精华，是408统考大纲、统考和高校考研的较好结合。为了提高考题的质量和解析的准确度，参考资料采用以组织严谨，结构清晰梦享考研系列通过对统考大纲和高校考研的深入剖析和总结，精心规划和部署了各个章节，对每一个章节的考点作了独家策划，使得本套组织严谨，结构清突出重点，注重实战为了直击命题、突出重点、给节约时间、培养的实战能力，在考题的挑开在统考或者自主命题的高校的考研上极少出现的极难、极易、极偏知识点，精心挑内容，在较重要的内容部署较多题，在较为不重要的知识点抓住重点布置题型。解析详细，深入剖析具代表性题供大家实战训练，并对这些习题进行详细、深入的剖析，问题的本质融入了梦享团队的集体智慧。另外，感谢我们团队新成员、、、白洋等10几位同学提供的建议和帮助！助于大家利用更短的时间考得更高分数的考研书。我们每年都会合理调整这套，使得梦享团队会牢牢记住这样一句话——“助实现梦想，是我们的梦想！”跟这度过每一个难忘的日日夜夜！也祝福2016年考研的，获得的成功！20164月于第一章计算机系统概 考点 考点 考点 第二章数据的表示和运 考点 考点 考点 考点 第三 系 考点 考点 考点 考点 主器与CPU的连 考点 双口RAM和多模块 考点 考点 第四章指令系 考点 考点 考点3CISC和RISC的基本概 第五 处理器 考点 CPU的功能和基本结 考点 考点 考点 考点 第六章总 考点 考点 考点 考点 第七章输入输出（I/O）系 考点 I/O系统基本概 考点 考点 I/O接口（I/O控制器 考点 I/O方 第一章计算机系统1一．选择题部分（原书第5题）计算机问世至今，新型机器不断推陈出新，不管怎样更新，依然保 B. 帕斯 贝3条可以看出，以前所有的讨论都是针对冯•诺依曼设计思想论述的，不过没有 （原书第9题） 2一．选择题部分（原书第2题）完整的计算机系统应包括 通常人们所说的一个完整的计算机系统应该包括硬件系统和软件系统。硬件系统是指用电子器件和机电装置组成的物理实体，它包括组成微机的各部件和各种外部设备；软件系统是指计算机运行所需要的全部程序、数据和相关文档的总称。硬件系统和软件系统共同决定了计算机的工作能力。通俗地说，硬件是计算机的躯体，软件是计算机的头脑和灵魂，两者（原书第4题）冯.诺依曼型计算机的设计思想是 （原书第7题）描述汇编语言特性的概念中，有错误的句子是 （原书第13题）下列关于冯•诺依曼型计算机的描述，不正确的是 二．综合应用题部分（原书第2题）计算机系统的层次结构如表1.1所示。1.154321（原书第5题）0级为硬件组成的实体1级是微程序级。这级的机器语言是微指令集，程序员用微指令编写的微程序一般2级是传统机器级。这级的机器语言是该机的指令集，程序员用机器指令编写的程3级是操作系统级。从操作系统的基本功能来看，一方面它要直接管理传统机器中4级是汇编语言级。这级的机器语言是汇编语言，完成汇编语言翻译的程序叫做汇5级是高级语言级。这级的机器语言就是各种高级语言，通常用编译程序来完成高6级是应用语言级。这一级是为了使计算机满足某种用途而专门设计的，因此这一外输出设输入设接接外输出设输入设接接主主器1.13CPU执行时间、MIPS和MFLOPS。本考点涉及到简单的计算， 一．选择题部分（原书第3题）若一台计算机的字长为2个字节，则表明该机器 技术指标，例如16、32或者64位，这个位数被称为计算机的字长。例如在32位字长的计系统中，运算器、器、数据和地址总线等通常都被设计成32位。（原书第4题【2010408 IBI IICPU时钟频率会使机器执行指令的运行速度更快，对程序进行编译优化可以有效地（6题【20134081.2GHz4类，它们在基准程序中所占比例及CPI如表1.2所示。1.24A2B3C4D5该机的MIPS数是 CPI=2×50%+3×20%+4×10%+5×20%=1.2GHz1.2G二．综合应用题部分（1题）40MHz处理机执行标准测试程序，它含的混合指令数和相应的所需时钟周期数如表1.3所示。表 机器所含混合指令数及其所需相应的时钟周期12∑𝑛𝐶𝑃𝐼𝑖×CPI= =

45000×1+32000×2+15000×2+8000×

=∑𝑛 45000+32000+15000+MIPS=时钟频率 =𝐶𝑃𝐼× 1.55×执行时间𝑇𝑒𝑥𝑐𝑢𝑡𝑒=(4500032000150008000)/(25.8×106)=平均指令执行速度为0.8M1PSl/0.8=1.25us，每个指令周期含l.25／0.5=2.5个机器周期。若改用时钟周期为0.4us的CPU，即主频为1／0.4=2.5MHz，则平均指令执行速度为:(0.8MIPS×2.5MHz／8MHz=O.25MIPS。若要得到平均每秒40万次的指令执行速度，即0.4MIPS，则CPU的主频应为(8MHz×0.4MIPS／0.8MIPS=4MHz。 梦享团队梦享团队第二章数据的表示和考点 数制与编温馨提示数制和编码部分，主要包括进位计数制及其相互转换、真值和机器数、温馨提示数制和编码部分，主要包括进位计数制及其相互转换、真值和机器数、BCD码、字符和字符串以及。其中，进制数相互转换、真值和机器数，都是自主命题高校常考的内容。部分，请注意奇偶、循环冗余码和海明码，并学会利用这三种一．选择题部分（原书第2题）在下列机器数 在补码表示中，真值0的表示形式是唯一的： （原书第6题）计算机系统中采用补码运算的目的是为了 变成加法。同时，补码运算将符号位视为数共同参与运算，其结果仍然不会出错。所以，（原书第10题）关于数据表示和编码，下列说法正确的是 汉字时，使用的编码是ASCII码。所以，D（原书第17题）假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的 位为1，保证最后的数值位+校验位得到的二进制数中1的个数为奇数。位为1，保证最后的数值位+校验位得到的二进制数中1的个数为奇数。（原书第23题）一个16×16点阵的汉字，需要 “英”2.1字内码、字模码是计算机中用于输入、内部处理、输出三种不同用途的编码，不要混为一字内码、字模码是计算机中用于输入、内部处理、输出三种不同用途的编码，不要混为一二．综合应用题部 原2题）一种（7，4）4x1x2x323个校验位c1c2c3c1x1x2 c2 x2x3 c3x1 wx1,x2,x3,x4,c1,c2,c3w1,w2,w3,w4,w5,w6,w7一个二进制编码对应的校验位。例如，编码x4~x1为0000时，校验位𝑐1=𝑥1+𝑥2+𝑥3=0+0+0(𝑚𝑜𝑑2)=𝑐2=𝑥2+𝑥3+𝑥4=0+0+0(𝑚𝑜𝑑2)=𝑐3=𝑥1+𝑥2+𝑥4=0+0+0(𝑚𝑜𝑑2)=𝑐1=𝑥1+𝑥2+𝑥3=1+1+0(𝑚𝑜𝑑2)=𝑐2=𝑥2+𝑥3+𝑥4=1+0+0(𝑚𝑜𝑑2)=𝑐3=𝑥1+𝑥2+𝑥4=1+1+0(𝑚𝑜𝑑2)=2.1x1~x41620000000100010100010111001110001011010100110011101101100001001111100010010110011010010110001111010001110101111111𝑐1=𝑥1+𝑥2+𝑐2=𝑥2+𝑥3+𝑐3=𝑥1+𝑥2+⊕⊕⊕ ⊕⊕⊕ 2.2（7,4）的三个方程，求解用校验位表示数值位的方程，最后得到图2.3所示的电路。⊕⊕⊕⊕⊕⊕⊕⊕⊕⊕7654321⊕3-8⊕ 出2.3（7,4）（原书第6题）写出X＝10111101，Y＝－00101011的双符号位原码、反码、补码 2.2XY0010110010110010111100101111011111010011100011100011100101110+111001001000010101110+00011010111100接下来，计算[X-Y]补，因为[X-Y]补0101110+00011010111100（原书第7题）

…………11………110……….110100……. ←111←1012.3101110111101121011310104100156001172数的乘/除运算，以及溢出概念和判别方法。其中，unsignedint、short、int、long、float、doubleC408统考的常考内 一．选择题部分（原书第1题）机器运算发生溢出的根本原因是 （原书第6题）在整数定点机中，下述第 【解析】定点整数，故原码、反码、补码均可以表示-1。假设字长为8，首位为符号位，则-1分别表示为 、111111（原书第7题）设X=—0.1011，则[X]补为 选择C（原书第21题）在下述有关不恢复余数法何时需恢复余数的说法中（ （|X|=|Y|除外0。因此第一次减除数肯定是不够减的，如果我们采用先移（27题【2009408C32位机器上运行。程x、yzxzint型，yshortx127，y9z=x+y后，x、yz的值分别是（x FH，y=FFF9H，z x FH，y=FFF9H，z=x FH，y=FFF7H，z=x FH，y=FFF7H，z 方法1xy都转换成2进制的补码，再用补码的加法进行计算；1xy转换成补码。对这两个补码进行加法运算时，需要对两个x=127，[x]补=0000007FH(int型)[z]补x补+y补x]补+[y]补=0000007FHFFFFFFF7H=00000076H（原书第30题【2012年408统考】某计算机器按字节编址，采用小端方式存intshort3216位，并且数据按边界C{inta;charb;short}record.a= 【解析】根据结构体的定义可知a4个字节b1个字节，成c2个字节该结构体record占7个字节但是由于数据按边界对齐，record共占8字节。c2record.c0XC00E。表2.4结构体record的方a的始ba的始注意：小端方式是指，较高的有效字节存放在较高的的器地址，较低的有效字节存放在较低的器地址。大端方式是指，较高的有效字节存放在较低的器地址，头开始将鸡蛋敲开的人被归为LittleEndian（这句话最为形象。小人国的内战就源于吃鸡 二．综合应用题部分=0.111111111111111Booth算法，是一种带符号的乘法，采用相加和相减的操作，计算补码数据的乘积。设[X]补=xs.x1x2x3…xn，[Y]补=ys.y1y2y3…yn，Booth算法的运应执行的操作（Booth算法的移位规则如表2.5所示；2.5Booth0011 说0+Y4Y5=10，Y5−Y4=−1，所以+[−X]+Y4Y5=11，Y5−Y4=0，所以+Y4Y5=01，Y5−Y4=1，所以+[X]+Y4Y5=10，Y5−Y4=−1，所以+[−X]+Y4Y5=01，Y5−Y4=1，所以+[X] （6题）X0.1001，Y0.1011，试用补码不恢复余数法求[X÷Y补重复(3)，若采用末位“1”法，则包括符号位在内共重复(3)n次；若采用校正法包括符号位在内，则应重复(3)n+1次，第(n+1)次不左移，然后决定是否校正。商00余数r0与除数异号01r1与除数同号，商上1r2与除数同号，商上0r3与除数异号，商上 考点 浮点数的表示和运温温馨提示本考点考查1、浮点数的表示和运算，我们在例题1中，给出了浮点数加 408统考命题较多，我们给出了几个例题，请408统考的同学掌握解题方法。一．选择题部分（原书第1题【2009年408统考】浮点数加减运算过程一般包括对阶、尾数运分别5位和7位(2位符号位)X=27×29/32，Y=25×5/8，则浮点加法X+Y的最终结果是：（ 即EA=EB；若ΔE＞0，表示EA＞EB；若ΔE＜0，表示EA＜EB。当EA≠EB时，要通过尾数的移位来改变EA或EB。对阶的规则是：小阶向大阶看齐。要使小阶的阶码增大则相应的尾数右移，直到两数的阶码相等为止。每右移一位，阶码加X=2729/32，Y=25×5/8，X7，Y5YX阶对齐，即Y=27×5/32。00,111−00,101=00,111+11,0111=00,010X的阶码大于Y小阶向大阶对齐的原Y的阶码加2，尾数右移两位，即00,111； 1，得01,000；00,10001。（原书第4题）浮点数的表示范围和精度取决于 于表示数的有效数值（2.4所示。由于阶码表示小数点的位置，所以阶码总是一个整尾数部尾数部符号符号

表示小数点的置，可正可 表示数字的数值部2.4（原书第8题）长度相同但格式不同的2种浮点数，假定前者阶段长、尾数短，后 10011 00011xn位，包括符号位。根据移码（浮点数是数字表示方式是阶码用移码[x]移=2n-1+[x]【解析】阶码和尾数均为5位，含有一位阶符，那么阶码和尾数的数值位都是4位。二xn位，包括符号位。根据移码（浮点数是数字表示方式是阶码用移码[x]移=2n-1+[x]B（原书第13题）在浮点机中，判断补码规格化形式的原则是 形式。规格化之后，正数应为0.1xxx..xxx形式，负数应为1.0xxx…xxx形式。（原书第17题【2013408IEEE754 - - - -IEEE754单精度浮点数表示方法在近几年的考题里面常出现，请多注意一下这2.6C6400000HIEEE754218位阶码（含阶符，移码表示23位尾1100011010000000000000000001.10000000000000000000000，即-1.5213二．综合应用题部分（原书1题）X=2(+01)2(-0111)2，Y=2(+01)2(+0.101)2Sx=(−01)2Sx=101Sy0.0)补=0.101Exx的阶码，EyyEx=(+01)2，[Ex]补=001，Ey=(+10)2，[Ey]Ex阶码加1，则Ex=(10)2=Ey，Sx经舍入后得Sx=(−0.100)2，对阶完毕。X的补码浮点格式：010，1100Y010+[Sx]补[Sy]补+[Sx]补[Sy]补==[Sx−Sy[Sx−Sy]补[Ex]补=[Ey]补（3题）165位(1位阶符)11位(1位数符)，写出-23/128对应的浮点规格化数的原码形式、补码形式、反码形式和【解析】根据题意，浮点数字长是16位，阶码为5位（含一位阶符11位（ 阶码和尾数的数值位。浮点规格化数1，0011；1. 浮点数的机器零为全0。0，（6题）32824位，各包带符号的定点整数其符号位1位，其余的31位均用来表示数据，小数点位于数据位328241位符号位。可知，浮点表示的最大正数为：1−2−23×2127，最大负数为：−2−23×2−128，最小的规格化正数为：2−1×2−128。考点 算数逻辑单元ALU的功能和结构，并考查串行加法器和并行加法器，请同学们做一个简单的了解。有些自主命题高校，可能让设计加法器，要求比较高，请同一．选择题部分（原书第2题）有关运算器的功能描述，正确的是 （原书第3题）算术/逻辑运算单元74181ALU可完成 A3A3B3A2B2A1B1A04位F3F2F1 6 4 图2.574181ALU结2.5中，对于负逻辑而言，左边表示输入，Cn表示进位，M表示控制端为算术运算或者逻辑运算，A=B表示输出两个数相等，Cn+4表示进位输出。对于正逻辑而言，S3表示工作方式选择输入，G表示进位产生，P表示进位传送，F3~F0表示4位和。161616种逻辑运算（原书第6题）74181ALU和一片74182CLA器件相配合，具有如下进位传递 【解析】74181是4位的内部先行进位ALU，74182是4位的先行进位。故而，4片74181和1片74182可组成两级先行进位结构的16位ALU。这16位ALU的进位传递功能是组内先行进位和组间先行进位。故而，本题选择B答案。（原书第9题）串行加法器采用先行进位的目的是 第三章系考点 器的分一．选择题部分（原书第1题）光盘是依靠激光束在盘面上照射时，在盘表面熔化一个小坑来记录 （原书第2题）下述说法中 （原书第4题）单元是指 （原书第7题）若磁盘的转速提高一倍，则 圆柱面、磁道和扇区(如图3.1所示)。主磁

3.1n引入圆柱面的概念是为了提高硬盘的速度。当主机要存入一个较长的文件时，若一条n0

3.2扇0扇n3.3间减半，但是平均寻道时间和密度均与转速无关。因为平均存取时间=寻道时间+等待（原书第13题）下列关于器的描述，不正确的是 多模块交叉器的作用和Cache器的作用等。，括SRAM与DRAM。EEPROM、EPROM等。可见，A答案的说法正确。我们一般认为，ROM的内容是无法改写的，RAM的内容可读可写，故而B答案正确。立的地址寄存器、读写电路和数据寄存器，这就是多体系统。多体系统中，各个体能并行工作，又能交叉工作。所以，C答案错误。Cache中，使CPUCache进行，从而使程序的执行速度大大提高，从很大程度上解决了CPU与主存之间的速度不匹配问题。故而，D考点2器的层次化结 注 一．选择题部分（原书第1题）层次化器结构的设计是依据 ）原理 访存局部 容量失效（原书第2题）和外器相比，内器的特点是 2GB，外存几（原书第3题）器的最大容量取决于 是给这个电脑装16G的内存，显然没有什么作用。（原书第5题）计算机的器系统是指 RAM ROM 主 用来存放计算机运行期间所需要的程序和数据，CPU可直接随机地对它进行。外部存二．综合应用题部分（原书第1题）Cache－主存系统和主存－辅存系统有何不同【解析】Cache系统（如图3.4所示）是为解决主存速度不足而提出来的。从CPU看，Cache系统的速度接近Cache的速度，容量是主存的容量，每位价格接近于主存的价格。由于Cache系统全部用硬件来调度，因此它对系统程序员和应用程序员都是主主辅助图3.4cache系辅主存—辅存系统，即虚拟系统（如图3.4所示。虚拟系统是为解决主存辅主主辅助软硬图3.5主存-辅存系考点3半导体随机存取DRAMSRAM器RAMROM一．选择题部（原书第1题）有一个lK×l的DRAM，内是32×32结构，采用分散刷新方式，如果刷新间隔不超过2ms，刷新信号的周期是（ DRAM是1K×1，内部采用32×32的结构，采用分散刷新方式，在刷新间隔不超刷新信号的周期为62.5us。（原书第3题）某计算机的字长16位，它的容量是64KB，若按字编址，那么 空间，寻址范围为64KB/2B=32K，选择B答案。（原书第4题）下述说法中 记住这个结论：SRAMDRAMRAM于易失 会是信息丢失，所以要经常刷新。SRAM只要不掉电就可以永久保存信息，所以不需要老的DRAM均属于易失性器，断电后信息丢失。即使没有断电，DRAM也会因为电容的放电作用使信息丢失所以要长期保存数据必须定期刷新记住这个结论：SRAMDRAMRAM于易失 会是信息丢失，所以要经常刷新。SRAM只要不掉电就可以永久保存信息，所以不需要老的（原书第7题）以下说法错误的是 存取时间是指启动一次器操作到完成该操作所需要的时间，包括读出时间和写入时间。存取周期是指器进行两次连续存取操作的最小时间间隔。对于DRAM来说，从器收到由CPU发来的地址开始，到数据线上产生有效输出对于SRAM来说，虽然其读出是非破坏性的，不需要重写，但是数据的仍将对存SRAM的存取时间也小于存取周期。（原书第10题【2012408统考】下列关于闪存（FlashMemory）误的是 USD卡等也是常见的闪存卡。闪存的写操二．综合应用题部分（原书第2题）静态器和动态器器件的特性有哪些主要区别静态器SRAM主要用于高速缓冲器Cache，动态器主要用于主器。在表3.1，我们比较一下半导体器的分类和特点。表3.1常见的半导体器的分类和特（原书第4题动态器为什么需要定时刷新？CPU能否在刷新期间器？【解析】DRAM位元是基于电容器上的电荷量，这个电荷随着时间和温度而对于集中式刷新，CPU不能在刷新期间器，对于分散式刷新，可以对器500n（0.5【解析】在允许的最大刷新间隔（如2ms）内，按照容量的大小集中安排若对具有1024个单元（32×32的矩阵）的进行刷新，刷新是按行进行取周期为500ns（0.5s，从0～3967个周期内进行读写操作或保持，而从3968～3999这最后32个周期集中安排刷新操作（如图3.6所示。3.6期应1s。我们仍以前述32×32矩阵为例，整个刷新一遍需32s（如3.7所3.7，尤其是当容量比较小的情况下，没有充分利用所允许的最大刷新间隔（2ms。32×322ms323.8免使CPU连续等待过长的时间，而且减少了刷新次数，是比较实用的一种刷新方式。考点4主器与CPU的连 CPU一．选择题部分（原书第1题【2009年408统考某计算机主存容量为64KB其中ROM区为4KB其余为RAM区，按字节编址；现要用2K×8位的ROM和4K×4位的RAM来设计该器，则需要上述规格的ROM数和RAM数分别是（ 1、 2、 1、 2、【解ROM4KB，RAM60KB。由2K×8来构建该计算机的4KB的ROM区，需要数量为4KB/(2K×8位)=2片。由4K×4位的RAM来构建该计算机的60KB的RAM区，需要该种共60KB/(4K×4位)=30片。所以，选择D答案。（原书第4题）某DRAM，其容量为512K×8位，该的地址线和数据 8、 512、 【解析】和第3题的计算方法类似，在器的位扩展、字扩展和位字同时扩展三种为其容量为512K×8位，所以地址线是19根，数据线是8根。（原书第6题）将RAM的数据线、地址线和读写控制线分别接在一起，而将片 （原书第8题）某计算机字长是32位，它的容量是256KB，按字编址，它的 256KB/4B=64K。（11题7KB．其中ROM4KBRAM 地址范围是0000~1FFFH二．综合应用题部分（1题）CPU16根地址线，8根数据线，并用MREQ各种门电路（门电路自定如图3.9所示。画出CPU与器的连接图，要求：为系统程序工作区，最小16K地址空间为用户程序区；(2).选用的类型及数量(3). 74138ROM:2K×8

RAM:1K×42K×8

G1

2B为控制8K×832K×8

8K×816K×1

C,B,A为变量控制4K×4 Y7……Y0为输出图3.9相关的和门电

11111111111111111111111000000000011110111111111111110000000000011101111111111111100000000000000000000000000000011111111111100100000000000000111111111111111 2K×8位 20相邻 4K×4位 200 8K×8位 2最大4K地址空间为系统程序区，选用2片2K×8位ROM；相邻的4K地址空间为系统程序工作区，选用2片4K×4位RAM；最小16K地址空间为用户程序区，选用2片8K×8位RAM。&AY2K81K41K4图3.10的片选逻【经典总结】【经典总结】3:83:8 3.113:8A、B、C②输出信号 ~/Y7。对应每一 ③使能信号G1、/G2A、/G2B。当且仅当G1＝1、/G2A＝0、/G2B＝0时，译 （3题）CPU16根地址线，8MREQ

OE OEOEWE图3.12相关的和信 100000000000。我们取ROM1的地址范围为1111100000000000到1111111111111111，211110000000000001111011111111111。RAM1、2用来实现位扩展，对应的地址空间范围为11101000 YAROMROMRAMRAM1图3.13CPU与器连接考点 双口RAM和多模块器 交 一．选择题部分（原书第1题）交叉器实质上是一种（）器，它能（）执行（）独立的读写操作。（ （原书第2题）交叉器实质上是一种多模块器，它用（ 流 资源重顺 资源共多模块交叉器的思想是基于：能同时从主存取出n条指令，以提高机器的运（原书第4题）双端口器所以能高速进行读写，是因为采用 BUSY标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一二．综合应用题部分（原书第3题）设器容量为128M字，字长64位，模块数m=8，分别用顺序方式和交叉方式进行组织。周期T=200ns，数据总线宽度为64位，总线传送周期q=64位8=512𝑡2=𝑀𝑇=8×200𝑛𝑠=𝑡1=𝑇+(𝑚−1)𝜏=200+7×50𝑛𝑠=顺

==32×==93×（原书第4题）有一个具有8个体的低位交叉器中，如果处理器的地(1).10018,10028,10038(2).10028,10048,10068(3).10038,10068,10118,…,13008为T，那么在不使用低位交叉体的情况下访存耗时都为64T。表3.2序列对应的访存情况 元。显然，该段序列所用时间为T+63*T/8=71T/8，速度提升了7.2倍。表3.3序列对应的访存情况 表3.4序列对应的访存情况 .的单元。则该段序列所用时间为4T+63*3T/8=221T/8，速度提升了2.3倍考点 高速缓冲器温馨提示本考点考查温馨提示本考点考查1、程序的局部性原理；2、Cache的基本工作原理；3、Cache与主存之间的映射方式；4、Cache与主存块的替换算法；5、Cache写策略。Cache是一个很重要的考点，请务必掌握。一．选择题部分（1题【2009408Cache162映射方式，每个主存块大小为32字节，按字节编址。主存129号单元所在主存块应装入到Cache的组号是（ 一个组含有几个块就称为几路组相联。2路-组相联映射，说明一个组有两个块。该计对应的Cache组号是4（原书第3题在Cache更新时把数据同时写入Cache和主存的策略 写直 写回 按写分配 不按写分配法（写直达法一般采用该方法）Cache不命中时只写入主存，该单元所在块不调入Cache；按写分配法（写回法一般采用该方法）Cache不命中时除写入主存外，还将该地址所在块调入Cache（原书第5题）主存地址与Cache地址的三种映象方式为 Cache但是地址变换速度慢，而且成本高，实现起来比较。主012 3.14Cache中惟一的一个指定位置，若这个主012

3.16CacheCache空间和主存空间中的每Cache中对应组的任何一块位置上，即组间采取直接映像，而组内采取全相联映主0第0组2

3456789111315图

第1（原书第11题）下列关于cache地址映射的描述，不正确的是 Cache中的任意一行，而直接映射方式CacheCache利用率一般比直接映射方式下Cache的利用率要高，A、B、C答案正确。二．综合应用题部分（3题）CPU执行一段程序时，cache1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/【解析】CPU执行完一段程序时，CacheNc=1900，主存完成存取的次数为Nm=100，所以Cache中率h=Cache存取周期为tc=50ns，主存存取周期为tm=250ns，那么平均时间ta=htc+(1-h)tm=0.95×50+(10.95)×250=60ns。故而，Cache/主存系统的效率为e=（原书第5题）一个组相联映像Cache有64个块构成，每组包含4个块7623.18Cache7（原书第13题）机字长8位，CPU地址总线16位，数据总线8位，器按字节，R/W#（若该机主存采用16K×1位的DRAM（内部为128×128阵列）构成最大主存空间，则共需多少个？若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期2K×8Cache44路组相联映象，则主存地址中字段块内地址、字段Cache组地址、字段标记各多少位？若主存地址为1234H，则该地址映象到的Cache的第几组？为100次，已知cache的周期为20ns，主存的周期为100ns。则Cache/主存系统的平均时间为多少ns？Cache/主存系统的效率又是多少？若采用16K×1位的，需要的数量为(216×8)/(16𝐾×1)=32片。16K的DRAM芯址是2位。在组间采用直接映Cache的空间大小可以用2K以字Cache7位。因为主存的地址空间是16位，所以必须要7位作为字段标记。Cache2400次，主100次，总共完成2500次存取，所以Cache中率为2400/2500=96%。Cache/主存系统的平均时间为0.04×100ns+0.96×20ns=23.2ns。考点 虚拟温馨提示本部分主要考查虚拟器的基本概念，页式、段式、段页式三种虚拟存温馨提示本部分主要考查虚拟器的基本概念，页式、段式、段页式三种虚拟存TLB408统，本考点的内容与《计算机操作系统》的管理部分的虚拟器，是一致的。本考点容易考查大题，请务必掌握。一．选择题部分（原书第1题）一个分段管理系统中，地址长度为32位，其中段号8位，则最 28字 224字

218字 232字了把程序虚地址变换成主存实地址，需要一个段表(3.19所示)。段表中每一行记录了段段表地.段段表地.+段内地段段表起始地内存地…虚地…实地（原书第3题）采用虚拟器的目的是 虚拟统为决存量不而出的从U看度主速，容量是虚的地址间，每价格接于辅存价。由于虚系需要通操作系（原书第4题）常用的虚拟系统由（ 主存和辅 Cache和主 Cache和辅 虚拟器由主器和联机工作的辅助器（通常为磁盘器）共同组成，这两个器在硬件和系统软件的共同管理下工作，对于应用程序员，可以把它们看作是一个单一的器。（原书第6题）虚 二．综合应用题部分（原书第2题）下图5表示使用页表的虚实地址转换条件，页表存放在相联器中，其容量为8个单元，求：7645177用虚拟地址为115作为页表检索项，查得页号为15的页在主存中的起始（3题）3.53.5011-021页面大小为4KB，一次内存的时间是100ns，一次快（TLB）的时间是10ns，处理一次缺页的平均时间为108ns（已含更新TLB和页表的时间，进程的驻留集大小固定为更新时间0表示页面不在内存，产生缺页中断，缺页中断处理后，返回到产生缺页面大小为4KB，即212，则得到页内位移占虚地址的低12位，页号占剩余。可得3P如下（1643位：①2362H：P=2，快表10ns，因初始为空，页表100ns得到页框号，理地址后主存100ns，共计10ns+100ns+100ns=210ns。，1565HP=1，③25A5H：P=2，快表，因第一次已将该页号放入快表，因此花费10ns便可理地址，主存100ns，共计10ns+100ns=110ns。当虚地址1565H时，产生缺页中断，合法驻留集为2，必须从页表中淘汰一个页面，根据题目的置换算法，应淘汰0号页面，因此1565H的对应页框号为101H。由此可得1565H的物理地址为101565H。 梦享团队梦享团队第四章指令系1温温馨提示本部分考查指令的基本格式、定长操作码指令格式和扩展操作码指令。在考研中，有些自主命题高校喜欢考查扩展操作码， 根据自己所考学校的要 一．选择题部分（原书第1题）程序控制类指令的功能是 CPUIO （原书第2题）扩展操作码技术是 字段，又能在不增加指令长度的情况下扩展操作码的长度，使它能表示的指令。（原书第5题）（ NO（原书第11题）存放欲执行指令的寄存器是 指令寄存 IR，存放当前正在执行的指令（非指令地址（原书第15题）在二地址指令中 二．综合应用题部分4.12Address4.2Register4.3 4.4（原书第13题）某机字长16位，器直接寻址空间为128字，变址时的位移量作码扩展使用。如图4.5所示。4.5形式地址字段A取7位。另外，16个寄存器也应该能到，这16个通用寄存器可作为4Rx5位可用作操作码了。4.64.72 作为扩展用。如图4.8所示。4.81在零地址指令中，指令的16位都作为操作码。显然可以采用11111110

4.92对以下几个方面知识的掌握程度1基本概念；2、数据寻址和指令寻址；3408 一．选择题部分（原书第3题） 立即寻址（4.10所示）的指令中地址码字段直接给出了操作数本身。也就是说，4.10（原书第5题）直接、间接、立即三种寻址方式指令的执行速度，由快至慢的排序 A就是操作数的有效地址，需要访存一次去取操作数，速度显然没有立即寻址快。间接寻址(4.114.12所示)，指令中给A不是操作数的地址，而是存放操作数地址的地址，所以，对于一次间址，需要4.114.12（原书第6题）采用变址寻址可扩大寻址范围，且 （10题）A为累加寄存器，SP为堆栈指示器，Msp为（A→Mp（S－1→SP作的动作为：（（Msp）→A（SP）+1SP（SP）+1→SP（Msp）→A（SP）－1→SP（Msp）→A（Msp）→A（SP）－1→SP中接触到的堆栈的操作是类似的（A）Msp，即将累加A中的内容SPMsp4.134.13所示，一般计算机系统中堆栈的栈底地址大于栈顶地址，通常栈指针始终指看系统的情况1，说明栈顶指针指向当前栈顶的下一个位置。所以，数据出栈时，也应该先将栈顶指针SP自加1，使该指针思考一个问题，若本题的语句（A）→Msp思考一个问题，若本题的语句（A）→Msp与（SP）-1→SP（原书第16题）基址寻址方式中，操作数的有效地址是 4.144.14（26题【2013408R1000H，指令中的形式地址为2000H，地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下到的操作数是（ 【解析】变址寻址方式下，偏移量在指令的地址码字段A，基准的寄存器是变址寄存R1000H2000H，所以操作数而当有效地址是3000H。地址3000H中的内容是4000H（4.15所示。变址寄存 形式地内内地4.15二．综合应用题部分（5题）3000H02B0H，指令的002BH，程序计数器（存放当前正在执行的指令的地址）4500H，且器内存放的内容如表4.1所示。表4.1器的地址和相应的存放内3000H002BH302BH。查表可知，地址302BH的内容是3500H，即操作数是3500H。1（1存器的内容+变址寄存器的内容+偏移量0+2002=2H。查表可知，该存（是280H。PC按字编址，采用字长指令格式，指令各字段定义如表4.2所思。4.2 源操作 4.3操作数操作数转移目标地址0010B表示加法操作（add）R4R5100B101B，R41234H，R55678H，地1234H中的内容5678H，5678H中的内容为1234H，则汇编语言为add（R4（R5）+（3323=8128KB，按字编址，计算机字长为16位，划分为128KB/2B=216个单元，故MDR和MAR至少各需16位。PC和Rn可表示的地址范围均为0～216-1，而主存地址空间为216，故转移指令的目标地址范围是0000H～FFFFH（0～216-1（内容会改变，从5678H变为5679H。器5678H的内容=5678HH=68ACH。考点 CISC和RISC的基本概CISCRISC一．选择题部分（原书第1题【2009年408统考下列关于RISC的叙述中错误的 （原书第4题）下列关于RISC的描述中，不正确的是 CISC，RISC的指令系统比较简单，指令条数也比较少。而且，RISC的指大量测试表明，CSC最常使用的是一些比较简单的指令，这类指令仅占指令总数的2080令占指令总数的80％，但使用频度很低，仅占20％。因此，人们把这种情况称为“20％-80％。（原书第5题）下面关于RISC技术的描述中，正确的是 为了实现兼容性设计的RISC是从原来的CISC系统的指令系统中挑选一部分实现故而，A错误。以RISC二．综合应用题部分原书第4.4CISCRISC只有LOAD/STORE指 梦享团队梦享团队第五章处理器考点 CPU的功能和基本结一．选择题部分（原书第2题）在CPU的寄存器中 程序计数 状态寄存 指令寄存 通用寄存（原书第6题）指令寄存器的位数取决于 指令字 机器字 字数地址的长度和操作数地址的个数（原书第9题）程序计数器PC用来存放指令地址，每当执行完一条指令后，通常 指令寄存器 MAR程序计数器又称指令计数器，用来存放即将要执行的指令地址PC中MAR二．综合应用题部分（原书2题）CPU2一．选择题部分（原书第1题）指令周期是指 PC值自动加 我们一般都说，当一条指令的取指周期执行完毕之后，我们一般都说，当一条指令的取指周期执行完毕之后，PC1。那么，这这样一来，PC的值加1，就是下一条指令的地址。本题中，机器字长是16位，一般机器字长和指令字长相等，所以我们取指令字长为16位。按照字节编址，指令字长是两个字节。所以，CPU取一条单字长指令之后，PC的值应该自动加2，那才是下一条指令的起始地址。（原书第7题）在间址周期中 MAR所指的主存单元中的内容（有效地址）MDR，记作如对器的一次间址和多次间址寻址，其间址操作就不同。所以，C答案正确。（原书第10题）以下叙述中 二．综合应用题部分（2题）什么是指令周期？什么是机器周期？什么是时钟周期？三者之间的（4题）A8MHz4个时钟周期，且该机的平机的平均指令执行速度为多少MIPS？机器周期=0.125us4==B机的平均指令执行速度

3常以大题方式跟大家见面，属于数据通路图，让分析指令执行过程中的数据通路、控制信号和使用部件。本考点很难掌握，其实出题的方式如出一辙，请根据我们给出的例题，掌握解该类题型的精一．选择题部分（原书第1题）CPU中的译主要用于 地址译 指令译 数据译二．综合应用题部分1.（原书第1题）5.1M为主存，指令和数据均存放在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0～R3为通用寄ALU为算术逻辑单元，移位器可左移、右移、直通传送。R1（R2”示的主存单元中的数相加，相加的结果直通传送至R1中。画出“ADDR1，R2”R1R2中的数相加，相加的结果直通传送到R1中。5.1IR寄存器在指令阶段结束后，获得当前执行的指令内容，但是也要取出来译码，所以这个很多同学可能转不过弯来。比如我们常写的“PC→MAR”PC寄存器内容的MARCPU。C、D这两ALUALU进行移DDCM移位5.2元中，相加结果放在R1中。数，⑦为取目标操作数，⑧为CD两个操作数相加，⑨将运算结果存回寄存器R1。PC→PC→C+D→移位移位②PC→PC→C+D→移位移位②③④⑤ 5.3器R1中。5.410时表示无效，MDRMAR的输出一直处于使能状态。加法指令“ADD(R1)，R0”并将结果送入R1的内容所指主存单元中保存。5.45.1给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，无(器地址寄存器MAR中的地址对应的内存单元中的内容被送往器数据寄存将器数据寄存器MDR的内容送往寄存器A。因为运算器部件ALU的两个输入端A中。显然，另一个操作数已经放在寄存器R0中，可以直接读进来进行加法运算。因此寄存器A可以存放MDR送过来的数据。(相应地，有效信号为MDRout，Ain)容送入运算器ALU进行运算，运算结果送往AC(相应效控制信号为R0out、Add和ACin)Ati内容所对应的内存单元。CPU发出写命令，将器数据寄存器MDR的内容送往器控制信号的安排，主要看数据的流向。我们把控制信号表述在以上6个步骤的括号内5.26AC←(A)+4温馨提示温馨提示一．选择题部分（原书第1题）控制器的功能是 一一句话概括：控制器的功能是对数据通路实施控制，以便信息能够正确传输，从而完成指令的执行（原书第3题）在采用增量方式的微指令中，下一条微指令的地址 器（uPC。程序一般安排在CM的连续单元中；其缺点是这种方式不能实现以上的并行微程序转（原书第6题）微程序控制器中，机器指令与微指令的关系是 （原书第8题）在组合逻辑控制器的组成结构中，不包括 5.5数据缓冲寄存器用来暂时存放由内器读出的一条指令或一个数据字；反之，当向（原书第17题）水平型微指令的特点是 一次能定义并执行多个并行操作微命令的微指令，叫做水平型微指令。显然，A答案指令则相反。所以，D答案错误。（原书第26题）水平型微指令和垂直型微指令相比 水平型微指令与垂直型微指令的比较如下二．综合应用题部分（2题）（原书第7题）3252个,5个相斥类的微命令组,4个,5个,81520个微命令,CYZF两个,微指令字长29位。5.3D9458个个段位位位位位位位（9题）5.6M为主存．XR为变址寄X，D指令为单字长指令，其中：XXR，D为形式地址（在流程图中用Ad(IR)表示PCiPC的输入控制信5.65.75.7ADDX，D5参加408统考 一．选择题部分（1题【2009408统考】某计算机的指令流水线由四个功能段组成。指令流经各功能段的时间(忽略各功能段之间的缓存时间)分别是90ns80ns70ns和60ns。则CPU时钟周期至少是：（ 90ns、80ns、70ns和60ns的情况下，该计算机的CPU时钟周期至少为90ns（原书第3题）流水线中造成控制相关的原因是执行 （原书第8题【2011年408统考】下列给出的指令系统特点中，有利于实现指令流 Ⅰ.指令格式规整且长度一致 仅Ⅰ、 仅Ⅱ、 仅Ⅰ、 Ⅰ、Ⅱ、（9题【2013408CPU1.03GHz4级指令流水线，1CPU100没有发生任何流水线阻塞，此时流水线的吞吐率为（0.25×109条指令/ 1.03×109条指令/4个时钟周期的时间，此后每一个时钟103CPU1.03GHz1.03G个时钟周期。所以执行完二．综合应用题部分（原书第3题）下面程序中是否有数据相关？如果有请是何种数据相关，（R2 ADDR，4，1（4）+（1）→5 MULR3，R1，R2（R1）×（R2）→R3 （R1）+（R2）→I5STOA，R1；R1→M（A，M（A）是器单 ADD4，R3，2（R2）（R3→R LADR1，B；M（B）→R1，M（B）是器单 MULR1，R2，R3（R2）×（R3）→第（1）组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变I2指令I1指令R1R1内容，发生写后读（RAW）相第（2）组指令中，如果I4指令的加法运算完成时间早于I3指令的乘法运算时间，变成I4I3写入前就写入R3R3的内容错误，发生写后写（WAW）相关。第（3）组指令中，I7指令和I8指令没有涉及到相同的寄存器，所以没有发生数据相关。学们没有区分清楚，老师看到了这样的答案，也不知道有没有区分清楚。很显然，这就要注意顺序了。因为要是区别错误了，把读后写叫成写后读，或Write即写后读。而WAR（WriteafterRead）也是读了之后再写，即读后写。其实，WAR、RAW、WAW都是从后往前读的，请要牢记。这点也需 牢记。其实读后读读到的数据都是一样的，所以不存在数据相关的（原书6题）设指令流水线分取指令（IF，指令译码/读寄存器（ID），执行/有效地址计算（EX），器（MEM，结果寄存器写回（WB）五个过程段。现有下①②③④⑤试问上述指令中哪些指令将从未准备好数据的R1寄存器中取到错误的操作数？5.4ADDWB段才将计算结果写入寄存器R1中，但SUB指令在其ID段就要从寄存器R1中该计算结果。同样，AND指令和OR指令也将受到这种相关关系的影响。ADD指令只有到第五个时钟周期末尾才能结束对寄存器R1的写操作，使XOR指令可以正常操作，因为它在第六个时钟周期才读寄存器R15.41234567895.5时钟周期123456789 梦享团队梦享团队第六章总线考点 总线概温馨提示本部分主要考查温馨提示本部分主要考查1、总线的基本概念；2、总线的分类；3 一．选择题部分（原书第1题计算机使用总线结构的主要优点是便于实现积木化同 （原书第2题【2009408（ 10 80带宽为4B÷（2×10-7s）=2×107B/s，即20MB/s（原书第5题）所谓三总线结构的计算机是指 (1).(1).CPUI/O6.1(2). 总线，使CPU可通6.2(1).CPU可通 总线(3).6.3（原书第9题）系统总线是指

（原书第18题）系统总线上的信号有 （原书第21题）下列说法中正确的是 (1).。(2).(3). 二．综合应用题部分（4题）(1)32位数据，假设一个总线周50MHz，总线带宽是多少2如果一个总线周期中并行传送64位数据，总线时钟频率升为100MHz，总线带宽是多少?传输64位信息，即8个字节，易求得总线带宽（原书6题）4个字节的数据，若一个总线周期等于一个时钟周期，总线频率为33MHz，问总线带宽是多少？66MHz66M个。每个时钟周期可以并行传输64位信息，即8个字节，易求得总线带宽（原书第7题）17个余下的数据字。假定进行60%的读操作和40%的写操作。T32位，642/数据复2的地址线和数据线分离。所以，读和总线1：虽然每个时钟周期可传2个字，但只需传一个字。一个读写操作的第一个时钟周期用于传送地址，接下来的两个时钟周期为延迟。因为一个时钟周期能传输一个64位的因此，带宽为4B/4T=1B/T。总线2：该总线在读操作下第1个时钟周期传送的地址，2个时钟周期的延迟，第4时间都为7T。因此，带宽为)2温馨提示温馨提示 一．选择题部分（原书第1题）三种常见的总线集中控制优先权的仲裁方式中（ 链式查 独立请 自动排处（如在CPU中，后者将控制逻辑分散在总线的各个部件之上。集中式仲裁中，每个功能模块有两条线连到仲裁器：一条是送往仲裁器的总线请求信号线BR，一条是总线仲裁器送出的总线信号线BG集中仲裁方式分为链式查询、计（6.4所示）号i号中线号B。6.4级最高，BR1次之，……，BRn最低；也可以通过程序来改变优先次序；还可以用（原书第2题）三种集中式总线控制中 链式查 独立请 以上都不各设备共用一根总线请求信号线BR、总线信号线BG、总线忙信号线BS与仲裁6.5链式查询方式的主要特点是，总线信号BG串行地从一个I/O接口传送到下一个I/O接口。假如BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询。这意味着该I/O接口就获得了总线控制权。（原书第4题）在计数器定时查询方式下，若计数从0开始，则 BS线置“1”，表示该设（原书第5题在菊花链方式(即链式查询方式)下越靠近控制器的设 从第2题的图中可以发现，在查询链中离仲裁器最近的设备具有最高优先级，离二．综合应用题部分（2题）问题，分为集中式和分布式两种，前者将控制逻辑集中在一处（CPU中，后者将控优先级高的设备出现频繁请求那么低优先级的设备可能长期不能使用总线。 发言的可以依次发言（BUSY0。那么，当有两个或者多个同学想发言的时候，找一个考点 总线操作和定一．选择题部分（原书第1题）总线的异步通信方式 （原书第2题）同步控制是 （原书第4题）在各种异步通信方式中 全互 半互 不互6.7一男生给朋友发 “ 了，下两点在园门口等，咱们起游玩！”有三种方。第一，直接过去，管女朋有有收到，当作人知道了好了。可是，男还是 担心她有没收到我的 呢？万一有收到我去了园，人家不知道人没来么办？ 这时候，男生收到女朋友这条，心里肯定乐开花了。可是，女朋友回了男朋友短好了。于是，诞生了第三种通信方式。女：收到你的了，我也想你，我收拾一下，就出发，下午两点见。收到这条消息，就认为男生收到了回复了。而男生也知道收到了他的约（原书第5题）若一个8bit组成的字符至少需10bit来传送，这是（ 同 异 并 混考点 总线标总线标准却是一个常考的内容，请参加408统考的同学多留心。一．选择题部分（原书第2题）描述PCI总线中基本概念不正确的句子是 传统总线上用DMA方式工作的设备移植到PCI总线上时，采用主设备工作方式即可。（原 第4题【2010年408统考】下列选项中的英文缩写均为总线标准的 CRT(CathodeRayTube）是一种使用阴极射线管的显示器，其结构不需要大家掌握。CPI为执行一条指令所需要的平均时钟周期。RAM为随机器。MIPS为每秒百万（原书5题【2012408USB 据。所以，D 第七章输入输出（I/O）系考点 I/O系统基本概一．选择题部分（原书第1题）CPU与I/O设备之间传送信息时，串行传送和并行传送两种方式相（ nn位通信信号线同时传送。并行传输的传输速度快，2温馨提示本考点主要考查温馨提示本考点主要考查1、输入设备，主要包括键盘、鼠标；2 一．选择题部分（原书第1题）用户与计算机通信的界面是 应用程 系统程nn位通信信号线同时传送。并行传输的传输速度快，（原书第8题）下列外存中，属于顺序存取器的是 软 硬 磁 光RAM又可分为DRAM和SRAM两种。其中DRAM的信息会随时间逐渐，因此需要定时对其进行刷新来维持信息不丢失；SRAM在不断电的情况下信息能够一直保持而不ROM采用的存取方式也是随机存取，且其时间也相同。但ROM的信息已在BIOS（BasicInputOutputSystem，基本输入输出系统）和用SAM的存取时间要短。磁盘机就属于这类器。由于SAM和DAM的存取时间都与体的物理位置有关，所以又可以把它们统称为据时，CAM能够自动选择一个未用的空单元进行；当要读出数据时，不是给出其（原书第14题）磁盘器的等待时间通常是指 磁盘旋转1需的时3磁盘旋转2需的时3（原书第17题）在磁盘和磁带两种磁表面器中，存取时间与单元的物理位（ 的，但比SAM的存取时间要短。磁盘机就属于这类器。（原书第18题）【2010年408统考】假定一台计算机的显示器用DRAM实现，若要求显示分辨率为1600×1200，颜色深度为24位，帧频为85Hz，显存总带宽的245 979 1958 7834需总线带宽为2×3916.8×106bps≈7834Mbps二．综合应用题部分外径为33cm，道密度40道/cm，位密度