中北大学硬件描述语言0809A卷标准剖析

中北大学试题答案及评分标准硬件描绘语言及器件课程（课程名称须与讲课任务书同样）2008/2009学年第一学期试题种类A拟题日期2008-12-1拟题教师李圣昆课程编号06060408教师编号1180011使用班级06060241/06060242备注：试题答案要求按指定规格计算机打印，并将其文本与电子稿一并上交：①校级考试课程交评估与考试中心命题科；②院级考试课程交院教务科。2008/2009学年第一学期末考试一试题答案及评分标准（A卷）硬件描绘语言及器件使用班级：06060241/06060242总分得分一、填空题（20分,每空格1分）1、试举出两种可编程逻辑器件CPLD、FPGA。2、VHDL程序的基本构造包含库、程序包、实体和构造体。3、more__11表记符合法吗？不合法。8bit表记符合法吗？不合法。variable表记符合法吗？不合法。4、信号的代入平常用<=，变量用:=。5、表示‘0’‘1’；两值逻辑的数据种类是bit（位），表示‘0’‘1’‘Z’等九值逻辑的数据种类是std_logic（标准逻辑），表示空操作的数据种类是NULL。6、定义一个信号a，数据种类为4位标准逻辑向量signala:std_logic_vector(3downto0定义一个变量b，数据种类为2位位向量variableb:bit_vector(1downto。7、<=是小于等于关系运算符，又是赋值运算操作符。8、设D0为'1',D1为'0',D2为'1',D3为'0',D3&D2&D1&D0的运算结果是“0101”，D1&D2&D3&D4的运算结果是“1010”。得分二、判断对错并给出判断依据（20分，每题5分，判断对错2分，给出正确答案3分）1、进度语句中，不论在何时，process语句后边必然列出敏感信号（×）包含wait语句的进度语句可不列出敏感信号。2、VHDL语言与计算机C语言的没有差异。（×）运转的基础–计算机语言是在CPU＋RAM建立的平台上运转–VHDL设计的结果是由详细的逻辑、触发器构成的数字电路履行方式–计算机语言基本上以串行的方式履行–VHDL在整体上是以并行方式工作考证方式–计算机语言主要关注于变量值的变化–VHDL要实现严格的时序逻辑关系–3、在构造体中定义一个全局变量（VARIABLES），能够在全部进度中使用。（×）“变量（VARIABLES）”改为“信号”。4、Moore状态机输出但是状态机目前状态的函数，Mealy状态机输出为有限状态机目前值和输入值的函数（√）得分三、判断题（10分）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;以上库和程序包语句有无错误？有，有的话请在原程序相应地点更正。(2entityromisport(addr:instd_logic_vector(0to3;ce:instd_logic;data:outstd_logic_vector(7downto0;endrom;以上port语句有无错误？有，有的话请在原程序相应地点更正。(4architecturebehaveofromisbeginprocess（ce,addr）(6beginifce='0'thencaseaddriswhen"0000"=>data<="10001001";when"0001"=>data<="10001010";when"0010"=>data<="10001011";when"0011"=>data<="10001100";when"0100"=>data<="10001101";when"0101"=>data<="10001110";when"0110"=>data<="10001111";when"0111"=>data<="10010000";when"1000"=>data<="10010001";when"1001"=>data<="10010010";when"1010"=>data<="10010011";when"1011"=>data<="10010100";when"1100"=>data<="10010101";when"1101"=>data<="10010110";when"1110"=>data<="10010111";whenothers=>data<="10011000";endcase;elsedata:="00000000";--data<=“00000000(8”;endif;(10endprocess;endbehave;以上architecture中有哪些错误？请在原程序相应地点更正。得分四、编程题（共50分）1、依据一下四选一程序的构造体部分，达成实体程序部分（此题8分）entityMUX4isport((2instd_logic_vector(1downto0;(4instd_logic_vector(3downto0;(6outstd_logic(8;endMUX4;architecturebehaveofMUX4isbeginprocess(sbeginif(s="00"theny<=d(0;elsif(s="01"theny<=d(1;elsif(s="10"theny<=d(2;elsif(s="11"theny<=d(3;elsenull;endif;endprocess;endbehave;2、编写一个数值比较器

VHDL程序的进度（不用写整个构造框架），要求使能信号

g低电平常比较器开始工作，输入信号

p=q

，输出

equ为‘0’，不然为‘

1’。（此题

10分）process(p,q(2beginifg='0'then(4ifp=qthenequ<='0';(6elseequ<='1';(8endif;elseequ<='1';(10endif;endprocess;3、填写达成一个8-3线编码器的VHDL程序（16分）。Libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityeight_triisport(b:instd_logic_vector(7downto0;（2）en:instd_logic;y:outstd_logic_vector(2downto0（4）;endeight_tri;architectureaofeight_triis（6）signalsel:std_logic_vector(8downto0;beginsel<=en&b;（8）y<=“000”when(sel=”100000001se”el“001”when(sel=”100000010（”10else）“010”when(sel=”100000100”else“011”when(sel=”100001000”else“100”when(sel=100010000””else（12）“101”when(sel=”100100000”else“110”when(sel=”101000000（”14else）“111”when(sel=110000000””else（16）“zzz”;enda;4、图中给出了4位逐位进位全加器，请达成其VHDL程序。（此题16分）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityfull_addisport(a,b:instd_logic_vector(3downto0;（2）carr:inoutstd_logic_vector(4downto0;sum:outstd_logic_vector(3downto0;endfull_add;architecturefull_add_archoffull_addiscomponentadder（4）port(a,b,c:instd_logic;carr:inoutstd_logic;sum:outstd_logic（6）;endcomponent;begincarr(0<='0';u0:adderportmap(a(0,b(0,car