数字逻辑电路与系统设计习题答案

第1章习题及解答将下列二进制数转换为等值的十进制数。TOC\o"1-5"\h\z（1） （ 11011 ） 2（3） （ 1101101 ）2（5） （）2（7） （）2题解：（1） （11011）2=（27）10（3） （1101101）2=（109）10（5） （）2=（）10TOC\o"1-5"\h\z2） （） 24） （） 2（6）（）2（8）（）2（2） （） 2 =（151） 10（4） （） 2 =（255） 106）（）2=（）107）（）2 =（）108）（）2=（） 10将下列二进制数转换为等值的十六进制数和八进制数。（1） （1010111）2 （2） （1）2（3） （）2 （4）（）2题解：（1） （1010111）2=（57）16=（127）8（2） （0）2=（19A）16=（632）8（3） （） 2=（）16=（）8（4） （） 2=（2C.61）16=（） 8将下列十进制数表示为 8421BC加。+13-9 +13-9 （3）+3 （4）-8（1）（43）10（2）（）（3）（）10（4）（）10题解：（1）（43）10=（01000011）8421BCD（2）（）10=（.00010010）8421BCD（3）（）10=（） 8421BCD（4）（）10=（.0001）8421BCD将下列有符号的十进制数表示成补码形式的有符号二进制数。题解：(1) +13=(01101)2 (2)-9 =(10111)2(3) +3=(00011)2 (4)-8=(11000)2用真值表证明下列各式相等。(1)ABBABAB(2) ABCABAC(3) ABC ABC(4) ABAC ABAC题解：(1) 证明ABB ABABA BABBABAB0 0000 1111 0111 111(2) 证明ABCABACABCABCABAC0 0 0000 0 1000 1 0000 1 1001 0 0001 0 1111 1 0111 1 100 (3) 证明ABCABCABCABCABC0 0 0110 0 1000 1 0110 1 10010000101001101111100证明ABACABACABCABACABAC0001100100010110110010011101111100011100用逻辑代数公式将下列逻辑函数化成最简与或表达式。FABACBCACDFAACACDD(3)fbdddbcAdb(4)FABCADBCD⑸FACBCBACFABBC题解：FABACBCACDABCFAACACDDACDFBDDDBCADBDABBCFABCADBCDABCD⑸FACBCBACACBC(6)FABBCABBCAC或ABBCAC用卡诺图将下列逻辑函数化成最简与或表达式。(3)(3)FABCBCDABD(1)ABCDABCACD且ABCD0(2)AcaB且A,B,C不能同时为0或同时为1(3)A,B,Cm3,5,6,7d2,4(4)A,B,C,Dm0,4,6,8,13d1,2,3,9,10,11(5)A,B,C,Dm0,1,8,10d2,3,4,5,11(6)A,B,C,Dm3,5,8,9,10,12d0,1,2,13题解：(1)ABCDABCACD且ABCD0(2)(3)(4)(5)(6)BADACACABA,B,CA,B,C,DADACDA,B,C,DBDABA,B,C,DBDAB且A,B,C不能同时为0或同时为1m3,5,6,7m0,4,6,8,13m0,1,8,10d2,4d1,2,3,9,10,11d2,3,4,5,11或FBDACm3,5,8,9,10,12d0,1,2,13CDAC将下列逻辑函数化简为或非一或非式。(1)ABCBC(2)ACABCABC(4)F(A,B,C,D)m0,2,3,8,9,10,11,13题解：(1)FABCBCF B C AC BC或 FBCBCAB(2)FACABCABCF B C AC ABCFA,B,C,Dm0,1,8,9,10F B C D A CF(A,B,C,D)m0,2,3,8,9,10,11,13F A C D B C BD第2章习题及解答判断图所示电路中各三极管的工作状态，并求出基极和集电极的电流及电压。+6V+6V图题解：(a)三极管为放大状态；设VCES0.3V有：IB6070.106mAIC0.106505.3mA50VB0.7V VC6.7V(b)三极管为饱和状态;VB 0.7VVc Vces 0.3VVB 0.7VVc Vces 0.3VIB/0.177mA

30试画出图中各门电路的输出波形，输入, 60.3.门aIC 1.9mA3AB的波形如图中所示。F2F3TB题解:指出图中各TTL门电路的输出为什么状态（高电、低电平或高阻态）？题解:Fi0;F21;F31;F40;F5为高阻；F6为高阻；F7 1;F8 0。在图各电路中，每个输入端应怎样连接，才能得到所示的输出逻辑表达式。ABCDABCD题解:&>1A_B -C D 0 0F3ABCDB试写出图所示CMOSI路的输出逻辑表达式。(a) (b)图题解：F1ABAB；F2ABA_B试写出图中各NMO$］电路的输出逻辑表达式。图题解：F1AOB;F2ABC；F3EBDACEABCD试说明下列各种门电路中哪些可以将输出端并联使用 (输入端的状态不一定相同)。(1)具有推拉式输出级的TTL电路；(2)TTL电路的0C0；(3)TTL电路的三态输出门；(4)普通的CMOS1;(5)漏极开路输出的CMOS1;(6)CMOS电路的三态输出门。题解：⑴、(4)不可以；(2)、(3)、(5)、(6)可以。第3章习题及解答FF1ABCF2ABBCAC分析图所示电路的逻辑功能， 写出输出逻辑表达式，列出真值表，说明电路完成何种逻辑功台匕目匕。ABF图ABF图题解：根据题意可写出输出逻辑表达式，并列写真值表为:3.2分析图所示电路的逻辑功能，写出输出3.2分析图所示电路的逻辑功能，写出输出Fi和F2的逻辑表达式，列出真值表，说明电路FABABABF001该电路完成同或功能010100111完成什么逻辑功能。ABCFi图ABCFi图题解：根据题意可写出输出逻辑表达式为:列写真值表为:ABCF1F20000000110010100110110010101011100111111该电路构成了一个全加器。写出图所示电路的逻辑函数表达式，其中以 S3、S2、Si、&作为控制信号，A,B作为数据输入，列表说明输出Y在S3〜So作用下与A、B的关系。图题解：由逻辑图可写出Y的逻辑表达式为：YS3ABS2ABGBS0BA图中的S3、&、Si、So作为控制信号，用以选通待传送数据 A、B,两类信号作用不同,分析中应区别开来，否则得不出正确结果。由于&、&、S、So共有16种取值组合,因此输出Y和A、B之间应有16种函数关系。列表如下：设计一个含三台设备工作的故障显示器。要求如下：三台设备都正常工作时，绿灯亮；仅一台设备发生故障时，黄灯亮；两台或两台以上设备同时发生故障时，红灯亮。题解：设三台设备为A、B、C,正常工作时为1,出现故障时为0;Fi为绿灯、F2为黄灯、F3为红灯，灯亮为1,灯灭为0。根据题意可列写真值表为：ABCF1F2F3000001001001010001011010100001101010110010111100求得F1、F2、F3的逻辑表达式分别为:F1ABC;F2ABCABCABC;F3ABBCAC根据逻辑表达式可画出电路图（图略） 。设计一个组合逻辑电路，该电路有三个输入信号ABC三个输出信号XYZ,输入和输出信号均代表一个三位的二进制数。电路完成如下功能：当输入信号的数值为 0, 1, 2,3时，输出是一个比输入大 1的数值；当输入信号的数值为 4, 5, 6,7时，输出是一个比输入小 1的数值。题解：根据题意可列写真值表为：ABCXYZ000001001010010011011100100011101100110101111110写出逻辑表达式为：XABBCACYABCZC根据逻辑表达式可画出电路图（图略） 。试用与非门设计一个组合电路，该电路的输入 X及输出Y均为三位二进制数，要求：当0WXW3时，丫=为当4WXW6时，Y=X+1,且X>6。题解：因为X和丫均为三位二进制数，所以设X为x2x1x0,丫为y2yly0,其中x2和y2为高位。根据题意可以列写真值表如下：又2x1x0y2y1y。000000001001010010011011100101101110110111111XXX化简后得到y2yly0分别为y2X2yiy2X2yiXi X2X0y0X2X0 X2X0因为要用与非门电路实现，所以将 y2yly0写成与非一与非式:y2X2y2X2yiXi X2X0 XiX2X0y0X2X0 X2X0 X0X2X0X2X2X0y0根据逻辑表达式可画出电路图（图略）设A和B分别为一个2位二进制数，试用门电路设计一个可以实现 Y=AXB的算术运算电路。题解：根据题意设A=aao；B=bibo；Y=y3y2yiy。,列出真值表为aicbbib0y3y2yiV。aCobiboy3y2yiyo00000000i0000000000i0000i00i00i000i00000i0i00i0000ii0000i0ii0ii00i000000ii0000000i0i000iii0i00ii0ii000i0iii00ii00iii00iiiiiii00i分别求出y3,y2,yi,y0的表达式为:y3aiaobiy3aiaobiboY2aQaoboYiaib0a0bi a0bia1b0y0a0b0根据逻辑表达式可回出电路图（图略）判断逻辑函数FABDBDABCABC,判断逻辑函数FABDBDABCABC,当输入变量ABCD按0110 1100,1111 1010,0011 0110变化时，是否存在静态功能冒险。题解：画出逻辑函数F的卡诺图如图所示：0 和0 ,由于变化前、后稳态输出相同，都为1,而且对应中间状态的输出也为1,故此变化不存在静态功能冒险。(2)同理从1111到1010经历的两条途径存在1冒险；而 不存在静态功能冒险。(3)从0011到0110经历的两条途径00 10和00 10,都会产生0冒险。第4章习题及解答用门电路设计一个4线一2线二进制优先编码器。编码器输入为 A3A2A1A0,吊3优先级最高，A0优先级最低，输入信号低电平有效。输出为 Y1Y0,反码输出。电路要求加一G输出端，以指示最低优先级信号A。输入有效。题解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路图如图题解所示。由真值表可知GA3A2A1A0。丫0 A3A2 A3A1A丫0 A3A2 A3A1A3A2A1A0丫1(c)编码器电路图试用3线一8线译码器所示。TOC\o"1-5"\h\zA3A2A1A0YiY0G0 0 0 0 0 0 00 0 0 1 0 0 00 0 1 0 0 0 00 0 1 1 0 0 00 1 0 0 0 0 00 1 0 1 0 0 00 1 1 0 0 0 00 1 1 1 0 0 01 0 0 0 0 1 01 0 0 1 0 1 01 0 1 0 0 1 01 0 1 1 0 101 1 0 0 1 0 01 1 0 1 1 0 01 1 1 0 1 1 11 1 1 1 1 1 0(a)真值表(b)求输出表达式图题解4.174138扩展为5线—32线译码器。译码器74138逻辑符号如图(a)题解：5线―32线译码器电路如图题解所示。BIN/OCTAoAiA2A3A4ENGiG2AG2AG2B.• □G1G2BG1YoENBIN/OCTENY Y15BIN/OCTENBIN/OCTENS-^16Y23Y Y24图题解4.374138功能表如表所示。写出图所示电路输出Fi和F274138功能表如表所示。BIN/OCTEN1&.2345674138图P4.5题解：由题图可得：Fi（C,B,A） m（0,2,4,6）AF2（C,B,A） m（1,3,5,7） A试用一片4线一16线译码器74154和与非门设计能将8421BC加转换为格雷码的代码转换器。译码器74154的逻辑符号如图所示。解：设4位二进制码为B3B2B1B0,4位格雷码为R3R2RR0解：设4位二进制码为R3(B3,BR3(B3,B2,B1,B0)R2(B3，B2，B1，B0)R1(B3,B2,B1,B0)R0(B3,B2,B1,Bo)m(8~15)B3m(4~11)m4m5m6m7m8m9m10m11m(2~5,10~13)m2m3m4m5m10mnm12ml3m(1,2,5,6,9,10,13,14) m1m2m5m6m9m10m13m14则将译码器74154使能端均接低电平，码输入端从高位到低位分别接 B3、B2、B1、B0,根据上述表达式，在译码器后加3个8输入端与非门，可得R2、R1、R0,R3可直接输出。（图略）试用8选1数据选择器74151实现下列逻辑函数。试用8选1数据选择器⑴F(A,B,C)m(2,4,5,7)⑵F(A,B,C)M(0,6,7)⑶F(A,B,C)(Ab)(BC)(4)F(A,B,C,D)bcacdacdAbcdabcd⑸F(A,B,C,D)m(0,2,3,5,6,7,8,9) d(10:15)题解：如将A、B、C按高低位顺序分别连接到数据选择器 74151的地址码输入端，将数据选择器的输出彳^为函数值F。则对各题，数据选择器的数据输入端信号分别为： （注意，数据选择器的选通控制端ST必须接有效电平，图略）⑴ Do D1D3D6 0,D2D4⑴ Do D1D3D6 0,D2D4D5 D7 1⑵DoD6D7 0,DiD2D3D4D5 1DoD2D3 D6 0,Di D4D5D7 1⑷Do D5 D,DiD4 D,D2 D6 1,D3 D7 0⑸DoD,D2D,DiD3 D4 1,D5 D6 D7 0或1图为4线-2线优先编码器逻辑符号，其功能见图（a）真值表。试用两个4线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门， 设计一个带无信号编码输入标志的8线-3线优先编码器。图P4.11题解：由图（a）真值表可见，当编码器无信号输入时， EO1,因此可以利用EO的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解所示，由电路可见，当高位编码器（2）的EO0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到丫丫0端；当高位编码器（2）的EO1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（ 1）的码送到YY0端（当无编码信号输入输入时，YY。00）。编码器输出的最高位码，由高位编码器（ 2）的EO信号取反获得。由电路可见，EOy1表示无编码信号输入。图题解4.11试用一片3线一8线译码器74138和两个与非门实现一位全加器。 译码器74138功能表如表所示。题解：全加器的输出逻辑表达式为：S（A,Bi,Ci1）（入目ABi）Ci1（A@ABi）Ci1 m（1,2,4,7）Ci(A,B,Ci1)(ABABi)Ci1ABi m(3,5,6,7)

式中，A、Bi为两本位加数，G1为低位向本位的进位，S为本位和， Ci为本位向高位的进位。根据表达式，所设计电路如图题解所示。ABiCi-i1BIN/OCT0ABiCi-i1BIN/OCT01122434O6G6Si5&EN67&Ci74138图题解4.134.15 写出图所小电路的输出最小项之和表达式。ab1F(a,b,c,d)图ab1F(a,b,c,d)图P4.15题解：S(abab)CI(abab)CIababCO(abab)CIababab=abD0SCO(abab)(abab)D15D2COD3COF(a,b,c,d)m(1,3,5,6,9,10,12,14)试完善图所示电路设计，使电路输出为带符号的二进制原码。题解：由于加减器的输入均为二进制正数，所以，当S1电路作加法时，输出一定为正，这时图中的C4表示进位。当S0时，电路作减法运算，电路实现 (P)2(Q)2功能。由例分析可知，当(P)2(Q)20时，C41,电路输出Y4XY2Y1即为原码；当(P)2(Q)20时，C40,应将电路输出Y4YY2Y取码，使其成为原码。设电路符号位为 F,进位位为Z5,可写出F和

Y5的表达式为FSC4,Y5SCY5的表达式为FSC4,Y5SC40当F」ENMUXS ~G1nrQi7483 7483Q2Q3Q4PiP2P3PQi7483 7483Q2Q3Q4PiP2P3P4JI1.l1-r74157CIYiY2Y3Y4&&乙^z乙4f图题解4.17*试用两片4位二进制加法器7483和门电路设计一个8421BC加减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图（b）所示。（提示：BCD码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是 10的补，而不是2的补。求补电路可用门电路实现）题解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BC加加法器（见例）。由于用加法器实现减法运算，须对输入的减数取 10的补，另外，还须根据BC加加法器的进位信号的状态来决定是否对 BC加加法器输出信号进行取补。所设计的电路框如图题解所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例结果，也可自行设计。selcom10s为判断求补电路，当bcdsum输出进位信号C为1时，表示结果为正， YS;当C为0时，表示结果为负，Y应是S的10的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略）

图题解4.19bcdsumselcom10s试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位并行图题解4.19bcdsumselcom10s数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0,不同时输出为1。数据选择器74HC4539功能表见图（b）所示，译码器74138功能表如表所示。题解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图所示。 8选1数据选择器和 3线-8线译码器74138构成的并行数码比较器如图题解所示。图中，AA2AA0和BB2B1B0为两个需比较的二进制数， A被加到数据选择器的地址输入端，B被加到译码器的输入端，容易看出，当 A2A1AoB2B1B0时，数据选择器的输出F0；当A2AA0B2B1B0时，F1。012bombBIN/OCT012bomb011224345&EN67012AAA图题解4.23试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量 ABCM8421BCD

码，用以表示一位十进制数X。当X5时，该指示器输出为1。否则输出为0。74HC85012AAA图题解4.23题解：该题最简单的解法是利用 4位数值比较器74HC85将输入的8421BCD码与4比较，电路图如图题解所示。*F图题解*F图题解4.25试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较的数值比较器，使该比较器的输出满足下列真值表要求（设3个二进制分别为：X（X3X2XiXo）2,Y（y3y2丫1丫0）2,Z（Z3Z2ZlZ0）2。74HC85功能表如表所示。表P4.27条件foflf2f3f4f5f6 f7XYZ10000000XZY01000000YXZ00100000YZX00010000ZXY00001000ZYX00000100XYZ00000010其它情况00000001题解：首先用3个数值比较器74HC85分别完成X和Y、X和Z、丫和Z之间的比较，比较的结果有3的结果有3组，分别是F（X丫），F（X丫），F(XY)，F(XZ)，F(XZ)，F(XZ)，F(YZ)，F(YZ)，F(YZ)利用这3组结果，根据题目要求，力口8个门电路，可完成电路设计。电路图如图题解所示。图题解图题解4.29fof61A>BA=BA<BA>BA=BA<BA>BA=BA<B0A>BA=BBA<B30A>BA=BBA<B3zTA'T0A>BA=BBA<B3zTfof61A>BA=BA<BA>BA=BA<BA>BA=BA<B0A>BA=BBA<B30A>BA=BBA<B3zTA'T0A>BA=BBA<B3zTA'T0X3X0 y3V。X3X0 Z3ZoV3y0 Z3Zo图题解4.27试用两片74HC382ALUK片连成8位减法器电路。74HC382的逻辑符号和功能表如图所示。题解：两片74HC382AL的片连成8位减法器电路如图题解所示。 图中ALU(1)为低位芯片，ALU(2)为高位芯片，要实现减法运算，选择码 必须为001,低位芯片的。输入必须为0。0123FFFF2YM+4RLCOVAAAABBBB+4R0123FFFF2YM+4RLCOVAAAABBBB+4R4567NVFFFFcO习题请根据图所示的状态表画出相应的状态图，其中X为外部输入信号,习题请根据图所示的状态表画出相应的状态图，其中X为外部输入信号,Z为外部输出信号,ABCD是时序电路的四种状态。题解:QF口Q对应的输出波形。在图所示RQF口Q对应的输出波形。题解:图题解在图所示的门控D锁存器中，已知5口D端的波形如图所示，试画出QF口Q对应的输出波形。

题解:题解:图题解已知主从RS触发器的逻辑符号和CLKS、R端的波形如图所示，试画出Q端对应的波形(设触发器的初始状态为 0)。S1S」QS1S」Q QCLK—C11R」Q电—CRQCLKS题解：R 图CLKSRQ图题解图为由两个门控RS锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能，要求:(1)列出特性表；(2)写出特性方程；(3)画出状态转换图；(4)画出状态转换图。图题解题解：(1)特性表为：CLKXYQn+1QXXXQnX0o-TL

001100000110010110111001111011_TL-TL（2）特性方程为：Qn1XQnYQn（3）状态转换图为：X=1图题解（3）（4）该电路是一个下降边沿有效的主从 JK触发器。在图（a）中，FFi和FF2均为负边沿型触发器，试根据（b）所示CLK和X信号波形，画出Q、Q的波形（设FFi、FF2的初始状态均为0）。CLK- X _题解:

Q2图题解试画出图所示电路在连续三个 CLK信号作用下Q及Q2图题解试画出图所示电路在连续三个 CLK信号作用下Q及Q端的输出波形(设各触发器的初始状态均为0)。FF1 FF2Qi-1JQ办C1-1KQ1CLK 1JQ-1KQaQ2 图题解试用边沿D触发器构成边沿T触发器。题解：D触发器的特性方程为： Qn1DT触发器的特性方程为： Qn1TQn所以，DTQn请分析图所示的电路，要求：(1)写出各触发器的驱动方程和输出方程；(2)写出各触发器的状态方程；(3)列出状态表；(4)画出状态转换图。CLKXZ图题解：(1)驱动方程为：JoXQKo1;JCLKXZ图题解：(1)驱动方程为：JoXQKo1;J1XQ0 K1X；输出方程为：Z XQin(2)各触发器的状态方程分别为：Q01XQinQn； Qin XQO'Q/nXQn(3)状态表为：(4)状态转换图为:XQ1nQ0nQn+1Q0n+1Z000000001000010000011000100010101100110101111101QiQoX/Z图题解(4)请分析图所示的电路，要求：(1)写出各触发器的驱动方程;(2)写出各触发器的状态方程；(3)列出状态表；(4)画出状态转换图(要求画成QQQ-)。图图题解:(1)驱动方程为:JiJ2J3KJiJ2J3Q3回 K2Qin.Q；Qin K3Qin.(2)各触发器的状态方程分别为：Qini Qin;q；1 QnQnQin Q；Qin;Q「Q3nQ21Qin Q；Qin;(4)状态转换图为:(3)(4)状态转换图为:QnQ2nQinQn+iQ2n+iQin+i00000i00i0i00i00ii0iii00i00i0ii0i000ii0iiiiii000Q3Q2Qi ，iii-ii0000 ^00i ^0i0 ^0ii >i00 3ioi图题解(4)卜图是某时序电路的状态图，该电路是由两个 D触发器FFi和FFo组成的，试求出这两个触发器的输入信号D和D)的表达式。图中A为输入变量。题解:图题解所以，这两个触发器的输入信号 D和D0的表达式分别为：DiAQnQ01D0AQinAQ0试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制，当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。题解：由题意可得如下的状态图和状态表：分离Q；1、Q；1、Q；1的卡诺图，得Q21Q：所以,_n1Q2XQ1nQ0Q21Q：所以,_n1Q2XQ1nQ01 XQ1nQ； Q；XQ2M XQ21Qon Q1nJ2n-n—nnXQ1Q0 XQ1nQ01J1—Tn_n_n二nXQ2Q0 XQ2Q0q；XQ0nxq； q；XQnXQ01 Q1nK2 xq0XQ0nXq；K1 xq；XQ0nXQ01_n1QiJ0K0 1电路能自启动。（图略）注：答案不唯一第6章题解:试用4试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题解：余3BCD码计数器计数规则为：0011—0100一…一1100—0011一…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解所示。3CLK图题解6.13CLK图题解6.1试用D触发器和门电路设计一个同步 4位格雷码计数器。题解：根据格雷码计数规则，计数器的状态方程和驱动方程为n1 nn nn nnnQ3 D3 Q3Qo Q3Q1Q2Q1 Qon1 nn nn nn—nQ2 D2 Q2Q0 Q2Q1Q3Q1 Qon1 nnnnnn—nnQ1 D1 Q1Qo Q3Q2Q0Q3 Q2Q0nnnnnnnnnnnnD0Q3Q2Q1 Q3Q2Q1 Q3Q2Q1 Q3Q2Q1按方程画出电路图即可，图略。6.5试用4位同步二进制计数器741636.5试用4位同步二进制计数器题解：可采取同步清零法实现。电路如图题解所示。图题解6.5图题解6.5试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCM十进制方十数器,M=1时电路为5421BCM十进制方十数器,5421BCD码计数器状态图如下图所示。 74163功能表如表所示。Q3Q2Q1Q00000—0001—0010—0011—0100t 11100―1011^-1010—1001—1000图P6.7题解：实现8421BCD码计数器，可采取同步清零法；5421BC加计数器可采取置数法实现,

分析5421BC加计数规则可知，当Q21时需置数，应置入的数为： D3D2D1D0Q3000。加入控制信号M,即可完成电路设计。电路如图题解所示。0 0 01CLKM图题解0 0 01CLKM图题解6.76.9试用同步十进制计数器74160和必要的门电路设计一个 365进制计数器。要求各位之间为十进制关系。74160功能表如表所示。题解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解所示。图题解6.9图所示电路是用二一十进制优先编码器 74147和同步十进制计数器74160组成的可控制分频器。已知CLK端输入脉冲的频率为 10KHz，试说明当输入控制信号 A,B,C,D,E,F,GH,I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器 74147功能表如表所示，74160功能表如表所示。CLKABCDEFGHIHPRI/BCD

7414711a22CLKABCDEFGHIHPRI/BCD

7414711a22A34x48・56789DoD1D2D3TC=9ENTCTRDIV10ENP74160LDC CLR图P6.1110解：当A0时，74160构成模9计数器，Y端输出频率为一KHz;9当B0时，74160构成模8计数器，Y端输出频率为10KHz;8当C0时，74160构成模7计数器，Y端输出频率为107KHz;当D0时，74160构成模6计数器，Y端输出频率为106KHz;当E0时，74160构成模5计数器，Y端输出频率为105KHz;当F0时，74160构成模4计数器，Y端输出频率为104KHz;当G0时，74160构成模3计数器，Y端输出频率为103KHz;当H0时,74160构成模2计数器，Y端输出频率为102KHz;当I0时，74160循环置9,Y端输出频率为0Hz;试用D触发器、与非门和一个2线一4线译码器设计一个4位多功能移位寄存器，移位寄存器的功能表如图所示。SaSb功能00右移01左移10同步清零11同步置数图P6.13题解：以i单元示意（左侧为i-1单元，右侧为i+1单元），示意图如图题解所示。

Qi图题解6.13参照串行累加器示意图(见图)，试用4片移位寄存器79194、一个全加器和一个D触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表所示。题解：8位串行累加器电路如图题解所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使SaSb11,电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态(SaSb01),在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。并行输出高4位串行输出并行输出低4位试用移位寄存器79194和少量门设计一个能产生序列信号为 00001101的移存型序列信号发生器。移位寄存器79194功能表如表所示。并行输出高4位串行输出并行输出低4位试用移位寄存器79194和少量门设计一个能产生序列信号为 00001101的移存型序列信号发生器。移位寄存器79194功能表如表所示。题解:(1)电路按下列状态变换(Q0Q1Q2Q3):0000一0001—0011—0110—1101—1010—0100—1000—0000(2)使74194工作在左移状态(Sa=1,Sb=0)若考虑自启动，DslQ0Q1Q2Q0Q2Q3(结果不唯一)，电路图如图题解所示。图题解6.17101CLK试分析图所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启动？移位寄存器79194功能表如表所示。题解：状态转换图如图题解所示。可见，这是一个能自启动的模 7计数器。Q0QQ0Q1Q2Q30010--100101000110--10110000--1000--1100--1110--1101--1010-—01010110--10110001--0011—0111-—1111图题解6.19CLK输入图P6.18CLK图P6.19CLK输入图P6.18CLK图P6.19110习题若某存储器的容量为1Mx4位，则该存储器的地址线、数据线各有多少条？题解：该存储器的地址线有10条，数据线有2条。某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存的最大容量是多少？题解：该计算机内存的最大容量是232X32位。已知ROM勺数据表如表所示，若将地址输入 A3、A、A1和A）作为3个输入逻辑变量，将数据^^出F3、F2、R和F0作为函数输出，试写出输出与输入间的逻辑函数式。

AAA1AF3F2F1F000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000题解：F3 m(8~15)AF2 m(4~11)A3A2A3A2A3 A2F1 m(2~5,10~13)A2AA2AA2AFi m(125,6,9,10,13,14)人与AA0AA请用容量为1KX4位的Intel2114芯片^^成4Kx4位的RAM要求画出电路图。题解:

图题解已知4输入4输出的可编程逻辑阵列器件的逻辑图如图所示，请写出其逻辑函数输出表达式。图图题解:FoAoAA°AFiFoAoAA°AFiA1A2A1A2F2A2A3A2A3F3A3假设GAL器件的结构控制字取值分别为：SYN1,AC0 0,AC1(n)0,XOR(n)0,请画出OLMC(n)的等效电路图。题解：当GAL器件的结构控制字取值分别为： SYN1,AC00,AC1(n)0,XOR(n)0时，画出OLMCT作在纯组合输出模式，低电平输出有效，其等效电路如图题解所示。CK OE1-LFiP00EN11-LFiP00EN1来自邻级

输田(m)CK OE图题解请问CPLD的基本结构包括哪几部分？各部分的功能是什么？题解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入 /输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件 ispLSI1032,主要由全局布线区(GRP、通用逻辑模块(GLB、输入/输出单元(IOC)、输出布线区(ORP和时钟分配网络(CDN构成。全局布线区GRPfi于器件的中心，它将通用逻辑块 GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRPW四周，每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、 输出和双向输入/输出模式。输出布线区OR幅介于GLB和IOC之间的可编程互连阵列J, 以

连接GLB输出到IOC。时钟分配网络CDNIT生5个全局时钟信号，以分配给GLB和IOC使用。若用XC4000系列的FPG湍件实现4线-16线译码器，请问最少需占用几个 CLB?题解：最少需占用8个CLR第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的GF组合逻辑函数发生器的输入端均共用译码器的 4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解。图题解第8章习题及解答在图(a)用5G555定时器接成的施密特触发电路中，试问:(1)当Vcc12V时，而且没有外接控制电压时， Vt+、Vt-和Vt各为多少伏？(2)当Vcc10V时，控制电压Vco6V时，%、”和Vt各为多少伏？TOC\o"1-5"\h\z2 1题解：⑴ VT —V 8V, VT -VCC 4V, Vt Vt V4V；\o"CurrentDocument"3 3⑵VT1.. …⑵VTVCO 6V ， VT 二VCO 3V , VT VT VT 3V 。图(a)为由5G555构成的单稳态触发电路，若已知输入信号V的波形如图(b)所示，电路在t=0时刻处于稳态。(1)根据输入信号V的波形图定性画出Vc和输出电压Vo对应的波形。10K的电阻，试说明输出波形会发生怎Vcc(15V)Vi0.01(a)(2)如在5G555定时器的510K的电阻，试说明输出波形会发生怎Vcc(15V)Vi0.01(a)(b)

题解：（1）对应的波形如图题解（a）