第04章-版图基础

第四章

版图基础白雪飞中国科学技术大学电子科学与技术系基本概念设计规则物理验证提纲2基本概念从版图到晶圆的图形转移图形转移4层(Layer)版图由不同层的图形要素组成版图层用于制作掩模版或其他设计用途层的类型DrawnLayers 实际画出的层Generated/DerivedLayers 由DrawnLayers经过算术逻辑运算得到的层MaskLayers 用于制作掩模板的层IdentifierLayers 用于LVS标识及其他EDA用途的层版图层5MOS管版图示例版图举例6GDSIIGraphicDatabaseSystemII二进制格式最常用的版图文件格式，用于备份、导入、导出、流片等OASISOpenArtworkSystemInterchangeStandard比GDSII格式更紧凑，更适合大型设计CIFCaltechIntermediateForm文本格式其他格式物理设计EDA软件定义的数据库格式版图文件格式7层的表示方法在GDSII文件中，层以数字编号的形式表示在EDA软件中，层一般会有名称，便于用户使用层映射在GDSII文件导入EDA软件，或EDA软件导出GDSII文件时，需要在GDSII文件中层的数字编号与EDA软件中的层名称之间进行映射层映射关系可以定义在EDA软件能够识别的工艺文件或映射文件中根据需要，用户可以自己定义层映射关系版图层映射8全定制设计模拟电路一般需要手工全定制版图对于有特殊要求的电路，需要考虑各类寄生效应和干扰标准单元数字电路一般使用标准单元布局布线标准单元是按照规则设计的一系列常用单元利用EDA工具可以把标准单元自动布局并布线，从而产生电路版图I/O驱动单元和PAD版图一般也可以从I/O单元库得到存储器版图也可以从MemoryCompiler工具自动生成版图设计9全定制设计CadenceVirtuoso......基于标准单元的自动化设计CadenceEncounterDigitalImplementationSystem(EDI)SynopsysAstroSynopsysICCompiler......版图设计工具10设计规则设计规则版图设计所必须遵守的规则不符合设计规则的电路，可能无法制造成功设计规则和具体使用的工艺密切相关版图设计之前应仔细阅读设计规则绝对数值设计规则使用具体数值描述的设计规则，单位一般为微米λ设计规则使用λ描述的设计规则λ为一个最小单位，一般是最小沟道长度的一半设计规则中的所有数据都用λ的整数倍表示，只有λ是具体的长度数值设计规则概念1213最小宽度规则最小宽度规则，MinimumWidth防止断路或产生过大的寄生电阻14最小距离规则最小距离规则，MinimumSpacing防止同层之间短路或不同层次之间非法的覆盖15最小包围规则最小包围规则，MinimumEnclosure保证通孔处在Poly和Metal1内部16最小延伸规则最小延伸规则，MinimumExtension保证器件边缘位置上有正确的行为17设计规则示例设计规则示例18天线效应天线效应反应离子刻蚀(RIE)造成各层金属连线充电如果栅极与扩散区之间直接与大面积金属相连金属层积累的电荷可能把栅极击穿m4m3m2m1gate100lM3连线较短，不会对栅极造成损伤gate2000lM3连线太长，可能积累大量电荷，并击穿栅极diffdiff19天线效应的解决方案天线效应的解决方案用更上层金属桥连接、二极管放电diffm4m3m2m1psubgate2000l上层金属桥连接，在大面积金属与扩散区连接并释放电荷之前，不会与栅极相连gatendiff节点二极管，可以把过多的电荷释放掉，在电路正常工作时反偏截止，不影响电路功能20金属密度规则局部金属密度金属密度不均匀，造成化学机械研磨(CMP)后晶圆的平整度金属密度低的区域，研磨程度比较高金属密度高的区域，研磨程度比较低全芯片金属密度金属密度过低，容易造成刻蚀过量金属密度过高，容易造成刻蚀不干净，残留金属解决方案金属密度过低，可自动或手工添加DummyMetal金属密度过高，可在大面积金属上开槽(Slot)物理验证设计规则检查(DRC)电气规则检查(ERC)天线效应检查金属、多晶硅、有源区密度检查版图与线路图比较(LVS)可制造性设计检查(DFM)寄生参数抽取(PEX)物理验证22设计规则检查DesignRulesChecking,DRC检查版图中是否存在不符合设计规则的部分并非所有设计规则都能够通过EDA软件自动检查EDA软件也可能会报告“假错”不符合设计规则的电路可能无法制造成功任何改动之后，都必须重新做DRC，即使改动很小天线效应检查和金属密度检查也属于DRC的范围设计规则检查23电气规则检查ElectricalRulesChecking,ERC与工艺无关的电气错误短路开路悬空节点与工艺有关的电气错误错误的衬底偏置错误的电源/地连接孤立节点电气规则检查24版图与线路图比较LayoutVersusSchematic,LVS验证版图是否与线路图一致电路仿真和版图设计是基于线路图的修改LVS错误后，必须重新进行DRC检查在需要的场合，还可以进行LVL和SVS等比较版图与线路图比较25可制造性设计DesignforManufacturability,DFM可制造性设计检查26可制造性设计方法冗余过孔插入(RedundantViaInsertion,RVI)关键区域分析(CriticalAreaAnalysis,CAA)分辨率增强技术(ResolutionEnhancementTechnology,RET)光学邻近效应修正(OpticalProximityCorrection,OPC)片上工艺偏差(On-ChipVariation,OCV)良率分析(YieldAnalysis)......可制造性设计检查27冗余过孔插入(RVI)28光学邻近效应修正29寄生参数抽取ParasiticExtraction,PEX提取版图中寄生的电阻和电容，特殊需要情况下包括寄生电感寄生器件对芯片的性能有不同程度的影响寄生参数可以反标到原始的线路图中，参加后仿真，验证寄生参数对电路功能和性能的影响PEX需要建立在正确的LVS基础之上寄生参数抽取30CadenceCade