第7章内存组成

第七章内存组成、原理与接口1.微机存储系统概述2.半导体结构与原理3.典型半导体存储器芯片4.内存组成及其与系统总线的连接5.PC系列微机的内存组织7.1微机存储系统概述除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器本章介绍半导体存储器及其组成主存的方法CPUCACHE主存（内存）辅存（外存）2微机存储系统7.1.1存储器的分类按用途分类内部存储器（内存、主存）外部存储器（外存、辅存）按存储介质分类半导体集成电路存储器磁存储器光存储器按信息存取方式分类37.1.2半导体存储器的分类与特点按制造工艺双极型（晶体管-晶体管逻辑，TTL型）：速度快、集成度低、功耗大单极型（金属氧化物半导体，MOS型）：速度慢、集成度高、功耗低按使用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失47.1.2半导体存储器的分类与特点半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）FlashMemory（闪存）5读写存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池慢低小容量非易失6只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除77.1.4存储器的主要性能参数存储容量对于M位地址总线、N位数据总线的半导体存储器芯片的存储容量则为2M×N位（即存储单元个数*每个存储单元数据位数）存取速度存取时间(AccessTime)TA：启动一次存储器操作，到完成该操作所经历的时间存储周期(MemoryCycle)TMC：为连续进行两次独立的存储器操作之间所需的最小时间间隔可靠性MTBF(MeanTimeBetweenFailures)，即平均故障间隔时间来衡量，MTBF越长，可靠性越高功耗、性能／价格比87.2.1半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS107.2半导体存储器结构与原理①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元地址锁存器为地址译码期间保持地址的稳定③数据缓存电路控制对所选中的单元进行信息输出与写入操作④片选和读写控制逻辑选中存储芯片，控制读写操作9①存储体一个存储单元提供并行操作的位数称为存储器的字长每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝字数×字长＝存储单元数×存储单元的位数＝2M×N

M：芯片的地址线根数

N：芯片的数据线根数

11示例32K×8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构②地址译码电路数据缓存电路由读出放大器、缓冲器和输出数据传送门、输入数据控制门、缓冲器以及写入电路等组成，控制对所选中的单元进行信息读写操作。③数据缓存电路④片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线1216SRAM的基本存储电路存储元由6个MOS管组成的双稳电路构成，存储信息稳定。T1,T2,T3,T4组成双稳态触发器，T3,T4是负载管，T1,T2是反相管，T5、T6行选通管。若T1截止,则A=1,使T2导通,于是B=0。而B=0保证了T1截止，处于稳定状态。反之，T1导通,T2截止,为另一种稳定状态。T5,T6行向选通门,T7,T8列向选通门（公用）,分别受行/列选线上电平的控制。7.2.2RAM存储原理利用基本存储电路排成阵列，再加上地址译码电路和读写控制电路就可以构成读写存储器。下图是一个4行4列的16个基本存储电路构成16╳1静态RAM。SRAM基本组成例：列译码电路行译码电路0#4#8#0#1#2#3#5#6#7#9#10#11#12#13#14#15#。。。CSWE数据线写控制读控制1233#列线2#列线1#列线0#列线0#行线1#行线2#行线3#行线T0T0T1T1T2T2T3T3A1A0A2A3静态RAM特点：SRAM的基本存储单元是6管双稳态触发电路存储信息。每个基本存储元存储二进制数一位，许多个基本存储元形成行列存储矩阵。SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）对容量为M*N的SRAM芯片，其地址线数=㏒2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。速度快（<5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。静态RAMSRAM2114SRAM6116存储容量为2K╳8位24个引脚：A10－A0：片内寻址的地址引脚D7－D0：8条数据引脚CS：片选信号，片外寻址WE：写控制信号OE：输出允许信号Intel6116引脚排列

7.3.1SRAM芯片Intel61162Kx827248位SRAM6116的功能工作方式CS*OE*WE*D0～D7未选中读操作写操作100×01×10高阻输出输入7.3.2SRAM芯片2114存储容量为1K×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND18SRAM2114的功能工作方式CS*WE*I/O4～I/O1未选中读操作写操作100×10高阻输出输入DRAM基本存储电路写入时，使字选线上为高电平，T1管导通，待写入的信息由位线D（数据线）存入Cs。读出时，同样使字选线上为高电平，T1管导通，则存储在Cs上的信息通过T1管送到D线上，再通过放大，即可得到存储信息。由T1管和寄生电容Cs组成。动态RAM芯片是以MOS管栅极电容是否充有电荷来存储信息的，其基本单元电路一般由四管、三管和单管组成，以三管和单管较为常用。单管动态基本存储电路注意：为节省面积，电容Cs不可能做得很大，一般使Cs<CD。这样，读出“1”和“0”时电平差别不大，故需鉴别能力高的读出放大器。Cs上信息被读出后，其电压由0.2V下降为0.1V，是破坏性读出。要保持原存信息，读出后必须重写。由于电容上存储的电荷不能长时间保存，总会泄漏，因此必须定时给电容补充电荷，称为“刷新”或“再生”。典型的刷新时间间隔为2ms。使用单管电路，其外围电路比较复杂。但因使用管子最少，4K以上容量较大的RAM，大多采用单管电路。26动态RAM特点：DRAM的存储元主要由电容构成；存储信息不稳定，需要“读出再生放大电路”定时刷新。每次同时对一行的存储单元进行刷新DRAM一般采用“位结构”存储体：每个存储单元存放一位存储容量高（集成度高），功耗低，存取速度较低，价格便宜，主要用作主内存。动态RAMDRAM2164DRAM416428DRAM芯片2164A2164A：64K×1bit采用行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址信号线；地址信号线的数量仅为同等容量SRAM芯片的一半。7.3.3DRAM芯片29主要引线:

行地址选通信，用于锁存行地址；

列地址选通信号，兼片选信号；地址总线上先送上行地址，后送上列地址，它们分别在#RAS和#CAS有效期间被锁存在锁存器中。DIN：数据输入DOUT：数据输出WE=0WE=1WE：写允许信号RAS：CAS：数据写入数据读出30工作过程：数据读出数据写入刷新工作时序读出行地址领先于行选通先有效，行选通后将行地址锁存，然后列地址上地址线，列地址选通锁存。读写信号为高电平，控制数据从存储单元输出到DOUT。写入对行、列选通信号要求不变。写信号先于列选通有效，写入的数据信息在列选通有效前送入DIN，且在列选通有效后，继续保持一段时间，才能保证数据能正确写入。32刷新将存放于每位中的信息读出再照原样写入原单元的过程---------刷新在刷新操作中，只有行选通起作用，即芯片只读取行地址，由于列选通无效，所以在刷新时，数据不会送到输出数据线上。刷新时序7.2.3ROM存储原理35ROM存储元件可看作是一个单向导通的开关电路。当字线上加有选中信号时:如果电子开关S是断开的，位线D上将输出信息1；如果S是接通的，则位线D经T1接地，将输出信息0。ROM存储信息原理掩膜ROM掩膜ROM所保存的信息取决于制造工艺，一旦芯片制成后，用户是无法变更其结构的。这种存储单元中保存的信息，在电源消失后，也不会丢失，将永远保存下去。MROM若地址信号为00，则选中第一条字线，该线输出为1，若有MOS管与其相连，该MOS管导通，对应的位线就输出为0，若没有管子与其相连，输出为1，所以，选中字线00后输出为0110。同理，字线01输出为0101。一次可编程只读存储器行线X列线Y熔丝TXYVCC晶体管的集电极接VCC，基极连接行线，发射极通过一个熔丝与列线相连。编程时，输入地址码，通过地址译码，选择相应的行线呈高电平，若要写入信息0，将相应列线送上低电平，可将熔丝烧断；若要写入1，相应列线送上高电平，于是管子截止，熔丝不烧断。PROM可编程序的ROM：PROM如果用户需要写入程序，则要通过专门的PROM写入电路，产生足够大的电流把要写入“1”的那个存储位上的二极管击穿，就意味着写入了“1”。读出的操作同掩膜ROM。这种存储器在出厂时，存储体中每条字线和位线的交叉处都是两个反向串联的二极管的PN结，字线与位线之间不导通，此时，意味着该存储器中所有的存储内容均为“0”。EPROM存储原理如果在漏源级之间加上+25V的电压，漏源极被瞬间击穿，电子通过SiO2绝缘层注入到浮动栅，浮动栅内有大量的负电荷。当高电压去除后，由于浮动栅周围是SiO2绝缘层，负电荷无法泄漏，在N基体内感应出导电沟道。导电沟道如果要清除存储单元中所保存的信息，就必须将浮动栅内的负电荷释放掉。用一定波长的紫外光照射浮动栅，负电荷可以获得足够的能量摆脱SiO2的包围，以光电流的形式释放掉，这时，原来存储的信息也就不存在了。EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息，一般需照射15～20分钟。一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息0E2PROM存储原理只读存储器EPROMEPROM2716EPROM2732AEEPROMEEPROM2817AEEPROM28F010EPROM芯片2716存储容量为2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程CE*/PGM读写OE*编程电压VPPVDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2VssEPROM2716的功能工作方式CE*/PGMOE*VCCVPPDO7～DO0待用1×＋5V＋5V高阻读出00＋5V＋5V输出读出禁止01＋5V＋5V高阻编程写入正脉冲1＋5V＋25V输入编程校验00＋5V＋25V输出编程禁止01＋5V＋25V高阻7.3.5EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615EEPROM2817A的功能工作方式CE*OE*WE*RDY/BUSY*I/O7～I/O0读出维持字节写入0100×11×0高阻高阻0输出高阻输入内存芯片引脚总结：SRAMDRAMEPROMEEPROM5.5.1存储芯片与CPU的连接存储芯片的数据线存储芯片的地址线存储芯片的片选端存储芯片的读写控制线7.4内存的组成及其与系统总线连接若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”1.存储芯片数据线的处理存储芯片的位扩充位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”2.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，称为“片内译码”用于选中该芯片中的一个存储字存储器编址例：001100001111000001011010低位地址高位地址片选地址片内地址001100001111000001011010CS00译码器1CS存储器构建原理：存储器编址例：3.存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围这种扩充简称为“地址扩充”或“字扩展”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将芯片的片选端与系统的高位地址线相关联来实现存储芯片的字扩充地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器000000000100000000001K×81K×8每个芯片的地址线、数据线、控制线并联片选端分别引出，以使每个芯片有不同的地址范围。片选端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE32K×8令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”地址重复一个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H~07FFFH选取的原则：高位地址全为0的地址高位地址译码更好！⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程。译码电路可以使用门电路组合逻辑更多的是采用集成译码器常用的2：4译码器：74LS139常用的3：8译码器：74LS138常用的4：16译码器：74LS15474LS138功能表片选输入编码输入输出E3E2*E1*CBAY7*~Y0*10000011111110（仅Y0*有效）00111111101（仅Y1*有效）01011111011（仅Y2*有效）01111110111（仅Y3*有效）10011101111（仅Y4*有效）10111011111（仅Y5*有效）11010111111（仅Y6*有效）11101111111（仅Y7*有效）非上述情况×××11111111（全无效）所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多⑵全译码法全译码示例（1）A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A1371全译码例（2）若已知某SRAM6264芯片(8K×8)在内存中的地址为：

3E000H～3FFFFH试画出将该芯片连接到系统的全译码电路。设计步骤：写出地址范围的二进制表示；确定各高位地址状态；设计译码器。片首地址A19A12A0A19A12A00000000000000001111100111111111111111111片尾地址（3E000H～3FFFFH）8K×8A19A18A17A16A15A14A13&1CS1高位地址：0011111SRAM6264CS2+5V00111110只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费⑶部分译码部分地址译码例两组地址：F0000H——F1FFFHB0000H——B1FFFHA19A17A16A15A14A13&16264

（8K×8）CS1111000高位地址：1×110001011000，1111000部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用⑷线选译码线选译码示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切记：A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用片选端译码小结存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用4.存储芯片的读写控制芯片OE*与系统的读命令线相连当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线。芯片WE*与系统的写命令线相连当芯片被选中、且写命令有效时，允许总线数据写入存储芯片。存储芯片与CPU的配合存储芯片与CPU总线的连接，还有两个很重要的问题：CPU的总线负载能力CPU能否带动总线上包括存储器在内的连接器件存储芯片与CPU总线时序的配合CPU能否与存储器的存取速度相配合1.总线驱动CPU的总线驱动能力有限单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等加以锁存和驱动（如：74LS244、373、Intel8282、8283等）双向传送的数据总线，可以采用三态双向驱动器来加以驱动（如：74LS245或Intel8286、8287

）2.时序配合分析存储器的存取速度是否满足CPU总线时序的要求如果不能满足：考虑更换芯片总线周期中插入等待周期TW注意：设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：

（M/L）×（N/K）⑴先要组成一个芯片组L×N，所需芯片数为N/k；⑵此时组成M×N容量存储器所需芯片组数为M/L；

例：CPU为8088，利用存储容量为16K×8芯片，设计构成一个存储容量为64KB，首地址为0A0000H的内存子系统。解题步骤：位扩展，字扩展后，确定片选。确定分配的地址范围（容量=尾地址-首地址+1）地址分配（建表）画出设计图课后习题19使用2732、6116和74LSl38构成一个存储容量为16KBROM(地址00000H～03FFFH)、8KBRAM地址(04000H～05FFFH)的内存系统。设系统地址总线20位，数据总线8位，全译码。请画出原理图。7.4.4DRAM连接[1]行地址和列地址的传送[2]RAS*和CAS*信号的产生[3]刷新控制DRAM在系统中的连接示意图与系统连接图存储体64K×17.5PC系列微机的内存组织当CPU的数据宽度大于8位时，要求内存系统能够实现单字节和多字节的操作，因此，在PC系列微